JPH0828423B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0828423B2 JPH0828423B2 JP63258481A JP25848188A JPH0828423B2 JP H0828423 B2 JPH0828423 B2 JP H0828423B2 JP 63258481 A JP63258481 A JP 63258481A JP 25848188 A JP25848188 A JP 25848188A JP H0828423 B2 JPH0828423 B2 JP H0828423B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にpnp負荷型バイ
ポーラRAM装置に関する。
ポーラRAM装置に関する。
バイポーラRAM装置は高速性能の点で優れているの
で、主に大型コンピュータのキャシュ・メモリに使用さ
れている。従って、コンピュータの性能向上のためバイ
ポーラRAM装置の機能および性能の向上が必要で、近年
より一層の高集積化及び高速化が進められている。とこ
ろで、バイポーラRAM装置は現在16〜64キロビット（K
b）クラスものが主流であるが、こういった集積度の高
いバイポーラRAM装置のメモリ・セルは、消費電力の面
から従来のSBD負荷型のメモリ・セルよりpnp負荷型メモ
リ・セルが主流となり用いられている。
で、主に大型コンピュータのキャシュ・メモリに使用さ
れている。従って、コンピュータの性能向上のためバイ
ポーラRAM装置の機能および性能の向上が必要で、近年
より一層の高集積化及び高速化が進められている。とこ
ろで、バイポーラRAM装置は現在16〜64キロビット（K
b）クラスものが主流であるが、こういった集積度の高
いバイポーラRAM装置のメモリ・セルは、消費電力の面
から従来のSBD負荷型のメモリ・セルよりpnp負荷型メモ
リ・セルが主流となり用いられている。
第４図および第５図はそれぞれ現在用いられているpn
p負荷型メモリ・セルの等価回路図およびその半導体集
積回路装置の片側断面図を示すもので、第５図から明ら
かなように、フリップ・フロップを構成する縦型npnト
ランジスタQ1,Q2と負荷を構成する横型pnpトランジスタ
Q3,Q4とは、ベース領域およびコレクタ領域をそれぞれ
共用して一つのＰ型シリコン基板１上に形成される。す
なわち、縦型npnトランジスタQ1またはQ2は２つのN+拡
散6,7,P-拡散領域４およびN-エピタキシャル層３をそれ
ぞれエミッタ領域，ベース領域およびコレクタ領域とし
て形成され、また、横型pnpトランジスタQ3またはQ4はP
+拡散層５、N-エピタキシャル層３およびP-拡散領域４
をそれぞれエミッタ領域，ベース領域およびコレクタ領
域として形成される。ここで、８および９はそれぞれ素
子分離領域およびフィールド酸化膜、10および11,12は
それぞれ横型pnpトランジスタおよび縦型トランジスタ
のエミッタ領域、13は縦型npnトランジスタのベース電
極または横型pnpトランジスタのコレクタ電極、14は縦
型npnトランジスタのコレクタ電極または横型pnpトラン
ジスタのベース電極である。
p負荷型メモリ・セルの等価回路図およびその半導体集
積回路装置の片側断面図を示すもので、第５図から明ら
かなように、フリップ・フロップを構成する縦型npnト
ランジスタQ1,Q2と負荷を構成する横型pnpトランジスタ
Q3,Q4とは、ベース領域およびコレクタ領域をそれぞれ
共用して一つのＰ型シリコン基板１上に形成される。す
なわち、縦型npnトランジスタQ1またはQ2は２つのN+拡
散6,7,P-拡散領域４およびN-エピタキシャル層３をそれ
ぞれエミッタ領域，ベース領域およびコレクタ領域とし
て形成され、また、横型pnpトランジスタQ3またはQ4はP
+拡散層５、N-エピタキシャル層３およびP-拡散領域４
をそれぞれエミッタ領域，ベース領域およびコレクタ領
域として形成される。ここで、８および９はそれぞれ素
子分離領域およびフィールド酸化膜、10および11,12は
それぞれ横型pnpトランジスタおよび縦型トランジスタ
のエミッタ領域、13は縦型npnトランジスタのベース電
極または横型pnpトランジスタのコレクタ電極、14は縦
型npnトランジスタのコレクタ電極または横型pnpトラン
ジスタのベース電極である。
ところで、上述したこの従来のpnp負荷型メモリ・セ
ルは、読み出し速度は高速だが書き込み速度の方が遅い
のが通常である。この書き込み速度は横型pnpトランジ
スタQ3,Q4の遮断周波数ｆTやエミッタ接地電流増幅率β
の特性に主として支配される。まず、遮断周波数ｆTに
ついて論ずれば、通常横型pnpトランジスタのベース幅
はリソグラフィー工程で決まり数ミクロン位である。こ
れは縦型pnpトランジスタの1/10ミクロンに較べれば２
桁程劣ってはいるものの、1/10〜数ナノ秒（NS）程度の
動作のものが得られているので、必要とされる数NS台の
書き込み速度には十分対応が可能である。他方、エミッ
タ接地電流増幅率βの特性について論ずると、メモリ・
セルを記憶保持する小電流領域ではα線や雑音に対して
充分強くなければならないので、この電流増幅率βは10
〜20と大きなものでなければならず、逆に、書き込み時
の大電流域ではセルの反転速度を速めなければならない
ので、電流増幅率βは0.1〜0.5と反対に極めて小さなも
のでなければならないことが要求される。しかしなが
ら、従来のメモリ・セルで用いられる横型pnpトランジ
スタのエミッタ接地電流増幅率β対コレクタ電流Ic特性
（β−Ic特性）は、第２図に点線Ｂで示したように、小
電流域と大電流域間におけるβ特性が可成り緩やかな傾
斜を示しており、書き込み時において電流増幅βが十分
小さくはならないことを示している。すなわち、従来の
メモリ・セルには反転速度が遅いという欠点のあること
が見出された。
ルは、読み出し速度は高速だが書き込み速度の方が遅い
のが通常である。この書き込み速度は横型pnpトランジ
スタQ3,Q4の遮断周波数ｆTやエミッタ接地電流増幅率β
の特性に主として支配される。まず、遮断周波数ｆTに
ついて論ずれば、通常横型pnpトランジスタのベース幅
はリソグラフィー工程で決まり数ミクロン位である。こ
れは縦型pnpトランジスタの1/10ミクロンに較べれば２
桁程劣ってはいるものの、1/10〜数ナノ秒（NS）程度の
動作のものが得られているので、必要とされる数NS台の
書き込み速度には十分対応が可能である。他方、エミッ
タ接地電流増幅率βの特性について論ずると、メモリ・
セルを記憶保持する小電流領域ではα線や雑音に対して
充分強くなければならないので、この電流増幅率βは10
〜20と大きなものでなければならず、逆に、書き込み時
の大電流域ではセルの反転速度を速めなければならない
ので、電流増幅率βは0.1〜0.5と反対に極めて小さなも
のでなければならないことが要求される。しかしなが
ら、従来のメモリ・セルで用いられる横型pnpトランジ
スタのエミッタ接地電流増幅率β対コレクタ電流Ic特性
（β−Ic特性）は、第２図に点線Ｂで示したように、小
電流域と大電流域間におけるβ特性が可成り緩やかな傾
斜を示しており、書き込み時において電流増幅βが十分
小さくはならないことを示している。すなわち、従来の
メモリ・セルには反転速度が遅いという欠点のあること
が見出された。
本発明の目的は、上記の状況に鑑み、書き込み速度の
遅い従来のpnp負荷型メモリ・セルの欠点を解決した半
導体記憶装置を提供することである。
遅い従来のpnp負荷型メモリ・セルの欠点を解決した半
導体記憶装置を提供することである。
本発明によれば、半導体記憶装置は、一導電型半導体
基板と、前記半導体基板上に形成されるpnp負荷型メモ
リ・セルとを含み、前記メモリ・セルの負荷を構成する
横型pnpトランジスタは、前記横型pnpトランジスタのエ
ミッタ領域に接しながら前記エミッタ領域の深さ方向に
沿って不純物濃度が高くなるベース領域を備えて形成さ
れることを含んで構成される。
基板と、前記半導体基板上に形成されるpnp負荷型メモ
リ・セルとを含み、前記メモリ・セルの負荷を構成する
横型pnpトランジスタは、前記横型pnpトランジスタのエ
ミッタ領域に接しながら前記エミッタ領域の深さ方向に
沿って不純物濃度が高くなるベース領域を備えて形成さ
れることを含んで構成される。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の半導体記憶装置の一実施例を示すpn
p負荷型メモリ・セルの片側断面図である。本実施例に
よれば、メモリ・セルの負荷を構成する横型pnpトラン
ジスタQ3またはQ4のベース領域は、N-エピタキシャル層
３のP+拡散層５とP-拡散領域４とに接する領域内に異な
る不純物濃度で互いに接するように形成された表面近傍
のＮ拡散層16とN+埋込層２近傍のN+拡散層15との２層構
造で形成される。N+拡散層15はN+埋込層２とほぼ同程度
か、もしくは、それよりやや少な目程度の不純物の濃度
をもつように設定される。
p負荷型メモリ・セルの片側断面図である。本実施例に
よれば、メモリ・セルの負荷を構成する横型pnpトラン
ジスタQ3またはQ4のベース領域は、N-エピタキシャル層
３のP+拡散層５とP-拡散領域４とに接する領域内に異な
る不純物濃度で互いに接するように形成された表面近傍
のＮ拡散層16とN+埋込層２近傍のN+拡散層15との２層構
造で形成される。N+拡散層15はN+埋込層２とほぼ同程度
か、もしくは、それよりやや少な目程度の不純物の濃度
をもつように設定される。
このベース構造によれば、横型pnpトランジスタは、
コレクタ電流Icが１μＡ程度の小電流域では表面近傍の
N-拡散層16が動作に寄与し、他方、コレクタ電流Icが50
0μＡ程度の大電流域では下層のN+拡散層15が動作に寄
与するようになる。従ってN-拡散層16の深さx1を0.3μ
m,N+拡散層15の高さx2を1.7μm.ベース幅Ｗを４μm,ベ
ース長Ｌを６μｍとし、またN-拡散層16の比抵抗を１Ω
−cm,N+埋込層２の濃度を１×1018／cm3，P+拡散層５の
濃度を1017／cm3とした場合、小電流域でのエミッタ接
地電流増幅率β1は約10となり、高電流域での電流増幅
率β2は約0.2となる。
コレクタ電流Icが１μＡ程度の小電流域では表面近傍の
N-拡散層16が動作に寄与し、他方、コレクタ電流Icが50
0μＡ程度の大電流域では下層のN+拡散層15が動作に寄
与するようになる。従ってN-拡散層16の深さx1を0.3μ
m,N+拡散層15の高さx2を1.7μm.ベース幅Ｗを４μm,ベ
ース長Ｌを６μｍとし、またN-拡散層16の比抵抗を１Ω
−cm,N+埋込層２の濃度を１×1018／cm3，P+拡散層５の
濃度を1017／cm3とした場合、小電流域でのエミッタ接
地電流増幅率β1は約10となり、高電流域での電流増幅
率β2は約0.2となる。
第２図は上記実施例における横型pnpトランジスタの
β−Ic特性の実測データ図で、実測値Ａ（実線）を従来
値Ｂ（点線）との比較で示したものである。第２図の実
測データからわかるように、従来構造のβ−Ic特性Ｂの
変化は緩やかであるが、本発明構造のβ−Ic特性Ａは極
めて急峻な変化を示している。これは本発明のものはベ
ース領域が深さX1をもつ低濃度層と高さX2をもつ高濃度
層とに分かれ、且つX1〜0.3μ《X1＋X2＝２μに設定さ
れているため、コレクタ電流Icが５μＡの近傍でベース
導電変調が急激にかかり、急峻なβ低下を来たすからで
ある。このβ特性の実現によって、pnp負荷型メモリ・
セルの書き込み速度は、極めて高速となり、従来の10NS
に対し〜5NSと大幅に向上される。このベース領域の構
造はN+イオンの注入法或いはN+埋込拡散法等によって容
易に形成することができるので、他の特性を損なうこと
は全くない。
β−Ic特性の実測データ図で、実測値Ａ（実線）を従来
値Ｂ（点線）との比較で示したものである。第２図の実
測データからわかるように、従来構造のβ−Ic特性Ｂの
変化は緩やかであるが、本発明構造のβ−Ic特性Ａは極
めて急峻な変化を示している。これは本発明のものはベ
ース領域が深さX1をもつ低濃度層と高さX2をもつ高濃度
層とに分かれ、且つX1〜0.3μ《X1＋X2＝２μに設定さ
れているため、コレクタ電流Icが５μＡの近傍でベース
導電変調が急激にかかり、急峻なβ低下を来たすからで
ある。このβ特性の実現によって、pnp負荷型メモリ・
セルの書き込み速度は、極めて高速となり、従来の10NS
に対し〜5NSと大幅に向上される。このベース領域の構
造はN+イオンの注入法或いはN+埋込拡散法等によって容
易に形成することができるので、他の特性を損なうこと
は全くない。
第３図は本発明の半導体記憶装置の他の実施例を示す
pnp負荷型メモリ・セルの片側断面図である。本実施例
によれば、横田pnpトランジスタのベース領域がN--拡散
層17,N-拡散層16およびN+拡散層15の如く深くなるにつ
れて段階的濃度を高めるように形成される。このときN+
拡散層15の底面濃度はN+埋込み層２の濃度とほぼ同程度
となる。本実施例における横型pnpトランジスタβ−Ic
特性も第２図の実測データＡとほとんど同一となり、同
様な効果を得ることができる。
pnp負荷型メモリ・セルの片側断面図である。本実施例
によれば、横田pnpトランジスタのベース領域がN--拡散
層17,N-拡散層16およびN+拡散層15の如く深くなるにつ
れて段階的濃度を高めるように形成される。このときN+
拡散層15の底面濃度はN+埋込み層２の濃度とほぼ同程度
となる。本実施例における横型pnpトランジスタβ−Ic
特性も第２図の実測データＡとほとんど同一となり、同
様な効果を得ることができる。
〔発明の効果〕 以上詳細に説明したように本発明によれば、pnp負荷
型メモリ・セルの負荷を構成する横型pnpトランジスタ
のベース領域が表面から底部に向けてその不純物濃度を
順次高めて形成され、小電流域から大電流域へ急峻に移
行するβ−Ic特性が実現されているので、書き込み速度
のきわめて高速な記憶装置を容易に得ることができる。
型メモリ・セルの負荷を構成する横型pnpトランジスタ
のベース領域が表面から底部に向けてその不純物濃度を
順次高めて形成され、小電流域から大電流域へ急峻に移
行するβ−Ic特性が実現されているので、書き込み速度
のきわめて高速な記憶装置を容易に得ることができる。
第１図は本発明半導体記憶装置の実施例を示すpnp負荷
型メモリ・セルの片側断面図、第２図は上記実施例にお
ける横型pnpトランジスタのβ−Ic特性の実測データ
図、第５図は本発明半導体記憶装置の他の実施例を示す
pnp負荷型メモリ・セルの片側断面図、第４図および第
５図はそれぞれ現在用いられているpnp負荷型メモリ・
セルの等価回路図およびその半導体集積回路装置の片側
断面図である。 １……Ｐ型シリコン基板、２……N+埋込層、３……N-エ
ピタキシャル層（縦型npnトランジスタのコレクタ領
域）、４……P-拡散領域（縦型npnトランジスタのベー
ス領域または横型pnpトランジスタのコレクタ領域）、
５……P+拡散層（横型pnpトランジスタのエミッタ領
域）、6,7……N+拡散層（縦型npnトランジスタのエミッ
タ領域）、８……素子分離領域、９……フィールド酸化
膜、10……横型pnpトランジスタのエミッタ電極、11,12
……縦型npnトランジスタのエミッタ電極、13……縦型n
pnトランジスタのベース電極または横型pnpトランジス
タのコレクタ電極、14……縦型npnトランジスタのコレ
クタ電極、15,16および17……横型pnpトランジスタのベ
ース領域を形成するN+拡散層、N--拡散層およびN-拡散
層。
型メモリ・セルの片側断面図、第２図は上記実施例にお
ける横型pnpトランジスタのβ−Ic特性の実測データ
図、第５図は本発明半導体記憶装置の他の実施例を示す
pnp負荷型メモリ・セルの片側断面図、第４図および第
５図はそれぞれ現在用いられているpnp負荷型メモリ・
セルの等価回路図およびその半導体集積回路装置の片側
断面図である。 １……Ｐ型シリコン基板、２……N+埋込層、３……N-エ
ピタキシャル層（縦型npnトランジスタのコレクタ領
域）、４……P-拡散領域（縦型npnトランジスタのベー
ス領域または横型pnpトランジスタのコレクタ領域）、
５……P+拡散層（横型pnpトランジスタのエミッタ領
域）、6,7……N+拡散層（縦型npnトランジスタのエミッ
タ領域）、８……素子分離領域、９……フィールド酸化
膜、10……横型pnpトランジスタのエミッタ電極、11,12
……縦型npnトランジスタのエミッタ電極、13……縦型n
pnトランジスタのベース電極または横型pnpトランジス
タのコレクタ電極、14……縦型npnトランジスタのコレ
クタ電極、15,16および17……横型pnpトランジスタのベ
ース領域を形成するN+拡散層、N--拡散層およびN-拡散
層。
Claims (1)
- 【請求項１】一導電型半導体基板と、前記半導体基板上
に形成されるpnp負荷型メモリ・セルとを含み、前記メ
モリ・セルの負荷を構成する横型pnpトランジスタは、
前記横型pnpトランジスタのエミッタ領域に接しながら
前記エミッタ領域の深さ方向に沿って不純物濃度が高く
なるベース領域を備えて形成されることを特徴とする半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258481A JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
| EP19890119007 EP0363973A3 (en) | 1988-10-14 | 1989-10-12 | Semiconductor memory device |
| US07/421,816 US5016075A (en) | 1988-10-14 | 1989-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258481A JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105567A JPH02105567A (ja) | 1990-04-18 |
| JPH0828423B2 true JPH0828423B2 (ja) | 1996-03-21 |
Family
ID=17320810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258481A Expired - Lifetime JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5016075A (ja) |
| EP (1) | EP0363973A3 (ja) |
| JP (1) | JPH0828423B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2107156C (en) * | 1993-09-28 | 1999-05-11 | Matsushita Electric Industrial Co. Ltd. | Dynamic focusing device for cathode ray tube |
| US6551869B1 (en) * | 2000-06-09 | 2003-04-22 | Motorola, Inc. | Lateral PNP and method of manufacture |
| US6967144B1 (en) | 2001-06-20 | 2005-11-22 | National Semiconductor Corporation | Low doped base spacer for reduction of emitter-base capacitance in bipolar transistors with selectively grown epitaxial base |
| SE532625C2 (sv) * | 2007-04-11 | 2010-03-09 | Transic Ab | Halvledarkomponent i kiselkarbid |
| JP2013149925A (ja) * | 2012-01-23 | 2013-08-01 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7107040A (ja) * | 1971-05-22 | 1972-11-24 | ||
| JPS543479A (en) * | 1977-06-09 | 1979-01-11 | Toshiba Corp | Semiconductor device and its manufacture |
| US4152627A (en) * | 1977-06-10 | 1979-05-01 | Monolithic Memories Inc. | Low power write-once, read-only memory array |
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| US4257059A (en) * | 1978-12-20 | 1981-03-17 | Fairchild Camera And Instrument Corp. | Inverse transistor coupled memory cell |
| JPS58157169A (ja) * | 1982-03-15 | 1983-09-19 | Sharp Corp | 半導体装置 |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| US4580244A (en) * | 1984-06-21 | 1986-04-01 | Motorola, Inc. | Bipolar memory cell |
| JPH01194461A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4914629A (en) * | 1988-09-07 | 1990-04-03 | Texas Instruments, Incorporated | Memory cell including single event upset rate reduction circuitry |
-
1988
- 1988-10-14 JP JP63258481A patent/JPH0828423B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-12 EP EP19890119007 patent/EP0363973A3/en not_active Withdrawn
- 1989-10-16 US US07/421,816 patent/US5016075A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0363973A3 (en) | 1991-01-16 |
| US5016075A (en) | 1991-05-14 |
| JPH02105567A (ja) | 1990-04-18 |
| EP0363973A2 (en) | 1990-04-18 |
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