JPH0283940A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板上に低温プロセスで作製でき、高移
動度、高耐圧でリーク電流の少ない薄膜トランジスタに
関するものである。

〔従来の技術〕

近年ガラス基板上に薄膜能動デバイスをつくりこむ技術
は、大面ｆ！透過型液晶デイスプレィや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも大面積に均一に成膜できる
ａ−９ｉ：Ｈは既に製品レベルの応用が進んでいる。し
かしａ−５ｉ：Ｈでは移動度が非常に遅いためその応用
分野が制限されている。すなわち光センサやスイッチン
グデバイスとしては応用可能であるが、これらを駆動す
る周辺回路を同時につくりこもうとした場合移動度が単
結晶シリコンの約１０００分の１と低いため必要とする
速さの駆動回路を製作することができない、現在この様
な駆動回路はシリコンウェハー上で製作されワイヤボン
ディングで薄膜デバイスと接続しているのが現状である
。しかし製造コストや配線の歩どまりなどの点から、将
来的には全薄膜化が必要とされている。このためにはガ
ラス基板上に高移動度薄膜を製作する手段が必要となる
。最近では、ガラス基板上で単結晶シリコンを得ること
も可能となってきた。しかしこのためにはかなりの高温
プロセスを必要とし、ガラス基板も含め他の部分が高温
にさらされることになる。この結果使用するガラス基板
などを耐熱性の高い物にしなければならないこと、他部
への損傷の問題等が生じてくる。そこで低温プロセスで
均一に高移動度の薄膜能動デバイスを作製する研究が各
所でおこなわれている。その一つとして多結晶シリコン
の薄膜トランジスタ（ＴＰＴ）の研究開発がおこなわれ
ている。第４図は従来のブレーナ型薄膜トランジスタの
構造及びその製造方法を示したものである。まずガラス
基板１に活性層となる多結晶シリコン４をアイランド化
し、ゲート絶縁膜５、ゲート電極６形成後、ゲート電極
をパターン化する（第４図〈ａ））。この後、ゲート電
極６をマスクとしてイオン注入によりソースドレイン領
域３を形成する（第４図（ｂ））。

この後層間絶縁膜９の形成、コンタクトホール形成を行
い、メタル配線によりソース・ドレイン電極２を形成し
てＴＰＴができ上る（第４図（ｃ））、このような製作
法により低温で電界効果移動度１００ｃａｆ／Ｖ、ｓ以
上め性能が得られるようになった。

〔発明が解決しようとする課題〕

しかし多結晶シリコンＴＰＴでは通常のＭＯＳＦＥＴや
またアモルファスシリコンのＦＥＴに比べても、リーク
電流が多いことが問題となっている。リーク電流が多い
ことは液晶のスイッチングデバイスとしても、駆動回路
を製作する上でも問題となる。特に液晶やエレクトロ・
ルミネッセンス素子（ＥＬ）等高電圧を必要とするデバ
イスを駆動する応用が多いため、高耐圧で低リーク電流
のデバイスが必要である。しかし通常のブレーナ型多結
晶薄膜トランジスタでは特に高電界印加時にリーク電流
が急激に増大するという問題点を持っている。従来ＭＯ
ＳＦＥＴの高耐圧化の方法としてＬＤＤ構造であるが、
この方法をそのまま薄膜トランジスタに適用するとレジ
スト工程を含め工程数が増える。また移動度、しきい値
の劣化などを引き起すという問題点があった。また一方
策５図に示すスタガ構造のトランジスタではオフセット
構造のためリーク電流の特性としては優れたものが得ら
れるが、この構造ではソース・ドレイン領域３とゲート
電極６とを整合させることが困難であり、この結果型な
り容量が高速化を制限させ、特性や制御性を劣化させる
という問題点を持っていた０本発明の目的は工程数の増
加や、移動度、閾値の劣化を引き起すことなく耐圧、リ
ーク電流について改善されたデバイス構造及びその製造
方法を得ることにある。

〔課題を解決するための手段〕

この発明は、絶縁性基板上に設けられたソース・ドレイ
ン電極とその上部に設けられた、ソース・ドレイン領域
となる高濃度半導体層、及び活性層を形成する多結晶薄
膜半導体層、ゲート絶縁膜、ゲート電極よりなる順スタ
ガ型薄膜トランジスタに於て、ソース・ドレイン領域が
予め設けらｈ　ｆＳ高濃度半導体層と、ゲート電極に自
己整合的に多結晶薄膜半導体層中に形成された低濃度の
領域とからなる縦型ＬＤＤｔｌ’ｌｆ造（ライトリイ・
ドープド・ドレイン）を有することを特徴とする構成に
なっている。またこの薄膜トランジスタは、ソース・ド
レイン領域の形成をソース・ドレイン電極に整合して高
濃度半導体層を設ける工程と、ゲート電極形成後この上
部より多結晶薄膜半導体層に低濃度でイオン注入を行う
ことによって自己整合的にＬＤＤｔＩＲ造を制御良く製
造する工程とを有する製造方法で作っている。

〔作用〕

薄膜を使用して製作される薄膜トランジスタの構造とし
ては通常のプレーナタイプとよばれる構造とソース・ド
レイン電極とゲート電極とで活性層となる薄膜半導体層
をはさんだスタガード構造と呼ばれる構造がある０通常
のブレーナ構造の薄膜トランジスタではソース・ドレイ
ン間に電圧を加えて行ったときにドレイン端に高電界が
印加さノ１、この点でのバンドギャップ間の電界エミッ
ション電流がリーク電流の原因となる。ここで結晶シリ
コンではこのようなバンド間のリーク電流は少ないため
通常では問題とならない。しかし多結晶シリコンではバ
ンドギャップ中に多くの粒界トラップが存在しこれを介
してのバンド間のリーク電流が流れやすい、このため高
電圧印加時に急激なリーク電流の増加が観測される。こ
のようなリーク電流は多結晶シリコンでは本質的に避け
られないものである。しかしこの電流はドレイン端の空
乏層間にかかる電界に依存しているのでトレインのドー
ピング濃度を小さくすれば、この領域にかかる電界を軽
減しリーク電流を低減することができる。しかし一方で
ソース・ドレインの寄生抵抗を高くすることになる。あ
るいは電極メタルとのオーミック性の問題からあまりド
ーピング、濃度を下げることはできない。そこで本発明
ではドレイン端の近傍のみドーピング濃度が低いＬＤＤ
梧造を再現性良く製作し、移動度、しきい値の低下をひ
き起こすことなくソース・ドレインの間の耐圧を向上さ
せリーク電流の改善を行っている。

順スタガードタイプのトランジスタではドレイン電極が
活性層の下側（活性層と基板の間）に形成されている。

そこで表面のドーパント濃度を低くし電極近傍のみ高い
ドーパント濃度分布を形成すれば縦型ＬＤＤ構造となり
移動度などの低下を引き起こす事なくリーク電流、耐圧
に優れた特性が実現できる。ソース・ドレイン電極との
オーミック性も良好である。またこの方法によるとゲー
Ｉ・絶縁膜をそのまま層間絶縁膜として使うこともでき
るので、配線工程が短縮されマスク工程が少なくてすむ
という利点もあわせ持っている。

従来５００Ａ以下の超薄化により薄膜トランジスタの性
能は格段に向上するといわれており、理論的にも実験的
に確かめられている。しかし従来のブレーナ構造では薄
膜とのコンタクト形成が難かしく製造プロセス上の困難
を伴なっていた。

しかし本発明による製造方法では５００Ａ以下の活性層
を持つトランジスタにおいても制御よく制作できる。こ
れはコンタクト層を初めに設けるＩＩＩＷスタガ構造で
あるからである。高濃度ソース・ドレイン領域をソース
・ドレイン電極の形成と同時に予め製作しこの上部に設
けられた薄膜半導体層をゲート電極をマスクとしてイオ
ン注入法により低濃度にドーピングする。この結果自己
整合的にＬ　Ｄ　Ｄ構造を有するトランジスタを制御性
よく製作できる。しかもソース・ドレインとなる半導体
層を厚くし、活性層となる半導体膜を薄くすることによ
り超薄膜トランジスタを制御性よく作製できる。これに
より高速化、低リーク電流を実現できる。

〔実施例〕

以下実施例により発明の詳細な説明する。第１図（ａ）
、（ｂ）、（ｃ）は本発明の一実施例を示す工程図であ
る。第１図（ａ）に示すように高融点金属から成るソー
ス・ドレイン環ｆ！２、高濃度半導体層から成るソース
・ドレイン領域３をパターン化し°てガラス基板１の表
面に形成する。この上部に多結晶薄膜半導体層から成る
活性［４を成膜しアイランド化する。この後、ＳｉＯ２
膜から成るゲート絶縁膜５、ゲート電極６を成膜しゲー
ト電極パターンを形成するとこれまでは通常のデバイス
作製プロセスと同様に行う（第１図（ｂ））。この後ゲ
ート電極をマスクとしてイオン注入法により自己整合的
に低濃度のソース・ドレイン領域８を活性層４中に形成
したく第１図（Ｃ））、この結果、チャネル近傍のドー
ピング濃度が低く、電極に近づくに連れドーピング濃度
が高い縦型のＬＤＤ構造を有する薄膜トランジスタが簡
単に得られた。制御性、再現性も高い、ここで多結品薄
１模半導体層としては、エキシマレーザによる多結晶化
したシリコン膜、または真空蒸着法による多結晶シリコ
ン膜、または不活性ガスバージの可能な特殊なＣＶ　Ｄ
装置で成膜した多結晶シリコンのいずれかを用いた。こ
の理由は通常のＣＶＤでは金属が酸化してこの上部への
堆積が困難となるからである。

実際に製作した薄膜トランジスタの特性を第２図に示す
、ドレイン電流のゲート電圧による変化を示している。

実線が本発明による製作されたトランジスタの特性で破
線で示すのが従来の方法で作製したトランジスタの特性
である。この様に電界効果移動度、しきい値は殆ど変わ
らず、オフ電流は減少しておりリーク電流については大
きく改善されていることがわかった。また第３図にゲー
トをＯＶにした時のトレイン電圧に対するリーク電流の
特性を示す。従来のブレーナ構造の薄膜トランジスタで
は、ドレイン電圧の増加に従い、急激なリーク電流の増
加がみられているが、本発明によるトランジスタではこ
のような急激なリーク電流の増加はみられていない。特
に高電圧駆動下においてリーク電流の著しい改善が得ら
れた。耐圧は３０Ｖ以上あり、３０Ｖの電圧印加時でも
リーク電流は１０刊ＯＡ以下である。この結果従来のブ
レーナ型トランジスタに比べ高耐圧、低リーク電流の薄
膜トランジスタが得られた。

〔発明の効果〕

以上詳述したように、本発明による薄膜トランジスタの
製造方法により縦型ＬＤＤ構造を有する薄膜トランジス
タが簡単なＳ［程で再現性よく製作できた。またこの製
造方法を用いた本発明による構造の薄膜トランジスタに
より高耐圧でリーク電流が少なく高速動作が可能な薄膜
トランジスタを得ることができた。この結果回路構成に
おいても高電圧で駆動でき、回路設計のマージンが高く
とれるようになった。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図第３図は本
発明により作製したトランジスタの特性を示す図、第４
図は従来の多結晶ｐｉＭトランジスタの製造方法を示す
図、第５図は従来の薄膜トランジスタの例を示す図であ
る。 １・・・ガラス基板、２・・・ソース・ドレイン電極、
３・・ソース・ドレイン高濃度領域、４・・・多結晶シ
リコン膜（活性層）、５・・・ゲート絶縁膜（Ｓｉ０２
７１り、６・・・ゲート電極、７・・・イオン、８・・
ソース・ドレイン領域（低濃度）、９・・層間絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １）絶縁性基板上に設けられたソース・ドレイン電極と
   その上部に設けられた、ソース・ドレイン領域となる高
   濃度半導体層、及び活性層を形成する多結晶薄膜半導体
   層、ゲート絶縁膜層、ゲート電極よりなる順スタガ型薄
   膜トランジスタに於て、ソース・ドレイン領域が予め設
   けられた高濃度半導体層とゲート電極に自己整合的に前
   記多結晶薄膜半導体層中に形成された低濃度の領域とか
   らなる縦型ＬＤＤ構造（ライトリィ・ドープド・ドレイ
   ン）を有することを特徴とする薄膜トランジスタ。 ２）絶縁性基板上に高濃度半導体層から成るソース・ド
   レイン領域の形成をソース・ドレイン電極に整合して設
   ける工程と、多結晶薄膜半導体層、ゲート絶縁膜、ゲー
   ト電極を順次形成後、ゲート電極側より前記多結晶薄膜
   半導体層に低濃度でイオン注入を行うことによって自己
   整合的にＬＤＤ構造を製造する工程とを有することを特
   徴とする薄膜トランジスタの製造方法。