JPH08288421A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08288421A JPH08288421A JP7086720A JP8672095A JPH08288421A JP H08288421 A JPH08288421 A JP H08288421A JP 7086720 A JP7086720 A JP 7086720A JP 8672095 A JP8672095 A JP 8672095A JP H08288421 A JPH08288421 A JP H08288421A
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- electrode
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- electrodes
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
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-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】回路基板上に半導体素子を実装している半導体
装置のおいて、半田付け実装に供する基板裏面電極の面
積をほぼ同一にする。 【構成】半導体素子を搭載した回路基板１の端面スルー
ホール５を介して基板裏面に引き込まれる裏面電極４と
導体パターンにおいて、ソルダーレジスト２等におる配
線被覆パターン６を設け、引き込み配線を有する裏面電
極と、その他の裏面電極の面積をほぼ同一にする。
装置のおいて、半田付け実装に供する基板裏面電極の面
積をほぼ同一にする。 【構成】半導体素子を搭載した回路基板１の端面スルー
ホール５を介して基板裏面に引き込まれる裏面電極４と
導体パターンにおいて、ソルダーレジスト２等におる配
線被覆パターン６を設け、引き込み配線を有する裏面電
極と、その他の裏面電極の面積をほぼ同一にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
その実装面側構成に関する。
その実装面側構成に関する。
【０００２】
【従来の技術】従来の半導体装置は、図４に示される様
に配線パターン３を有する基板１に半導体素子８を搭載
し樹脂封止する構造を有している。多くの電極は、基板
の端面スルーホール５を介し裏面電極４に接続すること
によって外部電極とされる。この半導体装置は、実装基
板と半田接続し実用に供せられるが、通常半田ペースト
印刷リフロー方式によって実装されている。
に配線パターン３を有する基板１に半導体素子８を搭載
し樹脂封止する構造を有している。多くの電極は、基板
の端面スルーホール５を介し裏面電極４に接続すること
によって外部電極とされる。この半導体装置は、実装基
板と半田接続し実用に供せられるが、通常半田ペースト
印刷リフロー方式によって実装されている。
【０００３】図５は、この従来の半導装置の実装面側を
見た部分拡大裏面図である。基板としてプリント配線基
板を用いる場合、裏面に配線パターン３を設け、ソルダ
ーレジスト２で彼覆する構造とすることができる。裏面
配線パターンには電源層や接地電位層を設けるケースが
多く、裏面電極をそのままの導体幅で引き廻していた。
また、裏面配線パターンをソルダーレジストで被覆する
場合、裏面電極にソルダーレジストがかからないように
するために、レジストのパターン精度にマージンを見込
んでソルダーレジストの端部が裏面電極から所定距離だ
け離れる様に設計されていた。その具体的距離として
は、ソルターレジストのパターン化方法によって異なる
が、印刷方式で０．５〜０．８ｍｍ，フォトリソグラフ
ィー方式で０．３〜０．５ｍｍが一般的である。
見た部分拡大裏面図である。基板としてプリント配線基
板を用いる場合、裏面に配線パターン３を設け、ソルダ
ーレジスト２で彼覆する構造とすることができる。裏面
配線パターンには電源層や接地電位層を設けるケースが
多く、裏面電極をそのままの導体幅で引き廻していた。
また、裏面配線パターンをソルダーレジストで被覆する
場合、裏面電極にソルダーレジストがかからないように
するために、レジストのパターン精度にマージンを見込
んでソルダーレジストの端部が裏面電極から所定距離だ
け離れる様に設計されていた。その具体的距離として
は、ソルターレジストのパターン化方法によって異なる
が、印刷方式で０．５〜０．８ｍｍ，フォトリソグラフ
ィー方式で０．３〜０．５ｍｍが一般的である。
【０００４】この半導体装置を実装する場合、実装基板
の裏面電極が重なる部分にあらかじめ半田が等量、等面
積にプリントされたものを用いることが多い。この様な
実装基板に基板１の裏面を重ね合わせて加熱すると、半
田が溶融して裏面電極４のそれぞれに半田付けが行われ
る。更に溶融した半田は、端面スルーホール５へ這い上
がり、基板１の側面から半田外観自動検出装置により半
田の這い上がりを検出していた。
の裏面電極が重なる部分にあらかじめ半田が等量、等面
積にプリントされたものを用いることが多い。この様な
実装基板に基板１の裏面を重ね合わせて加熱すると、半
田が溶融して裏面電極４のそれぞれに半田付けが行われ
る。更に溶融した半田は、端面スルーホール５へ這い上
がり、基板１の側面から半田外観自動検出装置により半
田の這い上がりを検出していた。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
では、裏面電極４のうちの例えば１つを延長させて、裏
面導体にパターンの引き込みを行って配線パターン３と
した場合、ソルダーレジスト２から露出した導体部分の
面積は、他の裏面電極の面積より大きくなる。これらの
半導体装置の実装時に裏面電極のハンダ付けを行う際、
ペースト量を他の裏面電極４に合わせるとレジストから
露出した配線パターン３の部分が半田不足となり、逆に
配線パターン３の電極面積に合わせると他の裏面電極４
は全て半田過剰による不具合いが発生し易くなる。通
常、本半導体装置のユーザーは、裏面電極それぞれを半
田付けするための半田ペースト量を全て一定にしてい
る。前述したように、配線パターン３の半田が他の裏面
電極４の半田より少なくなると、端面スルーホール部分
への半田這い上がり量が配線パターン３の部分のみ少な
くなる。半田外観検査を行なう際、これは半田付け不具
合いと見なされる。特に半田外観自動検査装置では、半
田這い上がり量が半田付け部良否の判定基準となるた
め、半田付け不具合いと判定されるケースが多発する結
果となってしまっていた。したがって良品のものでも不
良品と判断され、歩留りが低下してしまうことがあっ
た。
では、裏面電極４のうちの例えば１つを延長させて、裏
面導体にパターンの引き込みを行って配線パターン３と
した場合、ソルダーレジスト２から露出した導体部分の
面積は、他の裏面電極の面積より大きくなる。これらの
半導体装置の実装時に裏面電極のハンダ付けを行う際、
ペースト量を他の裏面電極４に合わせるとレジストから
露出した配線パターン３の部分が半田不足となり、逆に
配線パターン３の電極面積に合わせると他の裏面電極４
は全て半田過剰による不具合いが発生し易くなる。通
常、本半導体装置のユーザーは、裏面電極それぞれを半
田付けするための半田ペースト量を全て一定にしてい
る。前述したように、配線パターン３の半田が他の裏面
電極４の半田より少なくなると、端面スルーホール部分
への半田這い上がり量が配線パターン３の部分のみ少な
くなる。半田外観検査を行なう際、これは半田付け不具
合いと見なされる。特に半田外観自動検査装置では、半
田這い上がり量が半田付け部良否の判定基準となるた
め、半田付け不具合いと判定されるケースが多発する結
果となってしまっていた。したがって良品のものでも不
良品と判断され、歩留りが低下してしまうことがあっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
回路基板上に半導体素子を搭載し樹脂封止してなる半導
体装置において、端面スルーホール電極と、裏面電極
と、裏面導体パターンと導体保護層と、前記裏面電極よ
り引き込まれる導体パターンを前記裏面電極近傍まで被
覆する配線被覆パターンを有している。用途により前記
裏面電極の幅より引き込まれる導体パターンの電極幅を
前記裏面電極の幅よりも狭くすることもできる。
回路基板上に半導体素子を搭載し樹脂封止してなる半導
体装置において、端面スルーホール電極と、裏面電極
と、裏面導体パターンと導体保護層と、前記裏面電極よ
り引き込まれる導体パターンを前記裏面電極近傍まで被
覆する配線被覆パターンを有している。用途により前記
裏面電極の幅より引き込まれる導体パターンの電極幅を
前記裏面電極の幅よりも狭くすることもできる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の裏面の一部を示す部
分裏面図である。図に示される様に、基板１上の配線パ
ターン３上に、ソルダーレジスト２を突出させた配線被
覆パターン６を形成する。裏面電極ピッチが０．６５ｍ
ｍである場合、裏面電極幅は０．３ｍｍ程であり、電極
長さは０．８ｍｍ程とされている。配線被覆パターン
は、局部的な被覆であれば裏面電極からパターン精度の
１／２程離すだけで実用上問題はない。従って、印刷方
式の場合には０．１５ｍｍ，フォトリソグラフィー方式
の場合には０．０８ｍｍ程度離す設計が可能となる。何
も処置を行なわない場合、該当電極の導体露出部分は他
の電極面積より４０〜１００％超過となるが、本処置を
施すことより１０〜２０％の超過に抑制することが可能
となる。尚、ここでは、配線被覆パターン６は四角い形
状となっているが、半円状にしたり、角をまるくする
と、隣接する裏面電極４とのマージンを多くとることが
でき好ましい（図２参照。）。要するにこれら実施例に
おける配線被覆パターンの幅は、裏面電極の幅以上であ
ることは言うまでもないが、その最大幅は隣接する裏面
電極を覆うことがないように選ばれる。そして、配線被
覆パターンの突出部の長さは、端面スルーホールでの半
田の這い上がり量がほぼ均一になるように選ばれる。
る。図１は本発明の第１の実施例の裏面の一部を示す部
分裏面図である。図に示される様に、基板１上の配線パ
ターン３上に、ソルダーレジスト２を突出させた配線被
覆パターン６を形成する。裏面電極ピッチが０．６５ｍ
ｍである場合、裏面電極幅は０．３ｍｍ程であり、電極
長さは０．８ｍｍ程とされている。配線被覆パターン
は、局部的な被覆であれば裏面電極からパターン精度の
１／２程離すだけで実用上問題はない。従って、印刷方
式の場合には０．１５ｍｍ，フォトリソグラフィー方式
の場合には０．０８ｍｍ程度離す設計が可能となる。何
も処置を行なわない場合、該当電極の導体露出部分は他
の電極面積より４０〜１００％超過となるが、本処置を
施すことより１０〜２０％の超過に抑制することが可能
となる。尚、ここでは、配線被覆パターン６は四角い形
状となっているが、半円状にしたり、角をまるくする
と、隣接する裏面電極４とのマージンを多くとることが
でき好ましい（図２参照。）。要するにこれら実施例に
おける配線被覆パターンの幅は、裏面電極の幅以上であ
ることは言うまでもないが、その最大幅は隣接する裏面
電極を覆うことがないように選ばれる。そして、配線被
覆パターンの突出部の長さは、端面スルーホールでの半
田の這い上がり量がほぼ均一になるように選ばれる。
【０００８】図３は本発明の第３の実施例を示す部分裏
面図である。複数の裏面電極からの引き込み配線パター
ン３がある場合には、配線パターンの電流容量を必要と
せず、また引き込み配線が隣接するケースが生じてく
る。このような場合、ソルダーレジスト２′端面を電極
から離間する距離のマージンは多くする必要がある。こ
のような場合には、引き込まれる配線パターンを細くし
て導体ネック部７を形成することによって、裏面電極面
積を一様にする効果を更に大きくすることが可能とな
る。プリント配線基板の場合、通常のサブトラクト方式
の基板加工により、裏面電極幅０．３ｍｍに対して配線
パターン幅を０．１ｍｍ程にすることができる。
面図である。複数の裏面電極からの引き込み配線パター
ン３がある場合には、配線パターンの電流容量を必要と
せず、また引き込み配線が隣接するケースが生じてく
る。このような場合、ソルダーレジスト２′端面を電極
から離間する距離のマージンは多くする必要がある。こ
のような場合には、引き込まれる配線パターンを細くし
て導体ネック部７を形成することによって、裏面電極面
積を一様にする効果を更に大きくすることが可能とな
る。プリント配線基板の場合、通常のサブトラクト方式
の基板加工により、裏面電極幅０．３ｍｍに対して配線
パターン幅を０．１ｍｍ程にすることができる。
【０００９】
【発明の効果】以上説明したように本発明は、基板の半
田実装面の所定裏面電極にソルダーレジストによる配線
被覆パターンを形成したことによって、基板裏面への導
体パターンの有無にかかわらず裏面電極面積を一定にす
ることができ、パッケージを実装基板に半田付け搭載す
る際の半田付け不具合いを少なくすることができる。ま
た、端面スルーホール電極部への半田這い上がり量が一
定となり、半田外観検査不具合いを少なくすることがで
きる。したがって良品のものは良品とみなされ、歩留ま
りが上がることになり、検査精度も上げることができ
る。更に電極のはんだ接着度も均一になり、信頼性も上
げることができる。
田実装面の所定裏面電極にソルダーレジストによる配線
被覆パターンを形成したことによって、基板裏面への導
体パターンの有無にかかわらず裏面電極面積を一定にす
ることができ、パッケージを実装基板に半田付け搭載す
る際の半田付け不具合いを少なくすることができる。ま
た、端面スルーホール電極部への半田這い上がり量が一
定となり、半田外観検査不具合いを少なくすることがで
きる。したがって良品のものは良品とみなされ、歩留ま
りが上がることになり、検査精度も上げることができ
る。更に電極のはんだ接着度も均一になり、信頼性も上
げることができる。
【図１】本発明の第１の実施例の部分拡大裏面図。
【図２】本発明の第２の実施例の部分拡大裏面図。
【図３】本発明の第３の実施例の部分拡大裏面図。
【図４】従来の半導装置断面図。
【図５】従来の半導体装置の部分拡大裏面図。
１ 基板 ２ ソルダーレジスト ３ 配線パターン ４ 裏面電極 ５ 端面スルーホール ６ 配線被覆パターン ７ 導体ネック部 ８ 半導体素子 ９ ボンディングワイヤ １０ 樹脂枠
Claims (3)
- 【請求項１】 半導体素子を搭載した回路基板の裏面に
複数の同面積の電極と、導体部と、前記電極の一部と前
記導体部とを接続する接続部とを有し、前記導体部がレ
ジストで被覆されている半導体装置において、前記接続
部の前記電極の近傍までが前記レジストで被覆されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記接続部の幅を前記電極の幅より狭く
したことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記電極が前記基板裏面の外周部に一列
に配置され、前記電極はそれぞれ基板側面に形成された
側面電極に接続され、前記導体部は前記基板裏面の同一
平面上で前記電極より内部に形成され、前記レジスト
は、前記導体部上に前記裏面電極のそれぞれと等距離を
保ち形成されているが、前記接続部上だけ前記同一平面
上で前記接続部に接続された電極方向に突き出た形状に
形成されていることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086720A JP2697668B2 (ja) | 1995-04-12 | 1995-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086720A JP2697668B2 (ja) | 1995-04-12 | 1995-04-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288421A true JPH08288421A (ja) | 1996-11-01 |
| JP2697668B2 JP2697668B2 (ja) | 1998-01-14 |
Family
ID=13894720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086720A Expired - Lifetime JP2697668B2 (ja) | 1995-04-12 | 1995-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697668B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020218335A1 (ja) * | 2019-04-22 | 2020-10-29 | 京セラ株式会社 | 電子部品収納用パッケージ、電子装置、および電子モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304609A (ja) * | 1991-04-01 | 1992-10-28 | Murata Mfg Co Ltd | 表面実装型回路モジュールの端子電極へのメッキ方法 |
-
1995
- 1995-04-12 JP JP7086720A patent/JP2697668B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304609A (ja) * | 1991-04-01 | 1992-10-28 | Murata Mfg Co Ltd | 表面実装型回路モジュールの端子電極へのメッキ方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020218335A1 (ja) * | 2019-04-22 | 2020-10-29 | 京セラ株式会社 | 電子部品収納用パッケージ、電子装置、および電子モジュール |
| JPWO2020218335A1 (ja) * | 2019-04-22 | 2020-10-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697668B2 (ja) | 1998-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |