JPS58166830A - 三状態回路 - Google Patents
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- JPS58166830A JPS58166830A JP57048570A JP4857082A JPS58166830A JP S58166830 A JPS58166830 A JP S58166830A JP 57048570 A JP57048570 A JP 57048570A JP 4857082 A JP4857082 A JP 4857082A JP S58166830 A JPS58166830 A JP S58166830A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の抜術分野〕
この発明は、ＭＯＩ）ランジス！で構成した論還回路書
＝係り、特に集積回路化に適した三状態回路に関する。
＝係り、特に集積回路化に適した三状態回路に関する。
〔発明の抜術的背景【〜のｒｌ４題、艷、〕三状態回路
は、ＣＰＵ等に用いられる共通バス駆動回路を構成する
ために必須の回路であり。
は、ＣＰＵ等に用いられる共通バス駆動回路を構成する
ために必須の回路であり。
一般に第１ＩＩに示すように構成されている。すなわち
、電源ＶＤＤと接地点間にＰチャネル蓋Ｍｏ１ｅ）ラン
ジスタテ１およびＮチャネル濃Ｍｏ１ｌ）うｙジスタＴ
ｒｙが直列接続され、このトランジスタのゲートを論理
回路直＝よって駆動することにより、トランジスタＴ
ｒｌ ＠ Ｔ ｒ＠の接続点からｒｌＪ、ｒＯＪおよび
「高インピーダンス」の三つの状態の出力信号ＯＵ丁を
得る。上記論理回路は、一端にデータ信号りが供給され
、他端に制御信号Ｓが供給されてその出力信号ＩＮ、で
トランジスタＴｒｌを導通制御する第１のすＶド回路Ｎ
ＡＮＤＩと、一端にデータ信号ＤＩマンパーツ回路ＮＯ
Ｔ、を介して供給され、他端に制御信号８が供給される
第２のナンド回路ＮＡＮＤ、と、このナンド回路ＮＡＮ
Ｄ、の出力を反転した出力ＩＮ、でトランジスタＴｒｌ
を等過制御するインバータ回路）ｉｏ’ｒ、とから構成
される。
、電源ＶＤＤと接地点間にＰチャネル蓋Ｍｏ１ｅ）ラン
ジスタテ１およびＮチャネル濃Ｍｏ１ｌ）うｙジスタＴ
ｒｙが直列接続され、このトランジスタのゲートを論理
回路直＝よって駆動することにより、トランジスタＴ
ｒｌ ＠ Ｔ ｒ＠の接続点からｒｌＪ、ｒＯＪおよび
「高インピーダンス」の三つの状態の出力信号ＯＵ丁を
得る。上記論理回路は、一端にデータ信号りが供給され
、他端に制御信号Ｓが供給されてその出力信号ＩＮ、で
トランジスタＴｒｌを導通制御する第１のすＶド回路Ｎ
ＡＮＤＩと、一端にデータ信号ＤＩマンパーツ回路ＮＯ
Ｔ、を介して供給され、他端に制御信号８が供給される
第２のナンド回路ＮＡＮＤ、と、このナンド回路ＮＡＮ
Ｄ、の出力を反転した出力ＩＮ、でトランジスタＴｒｌ
を等過制御するインバータ回路）ｉｏ’ｒ、とから構成
される。
第２図は、上記第１図の回路におけるデータ信号り、制
御信号８．トランジスタＴｒｌの入力信号ＩＮｔ＊）ラ
ンジメタ’Ｔｒｌの入力信号１Ｎ１および出力信号ＯＵ
’Ｔの関係を示すものである。
御信号８．トランジスタＴｒｌの入力信号ＩＮｔ＊）ラ
ンジメタ’Ｔｒｌの入力信号１Ｎ１および出力信号ＯＵ
’Ｔの関係を示すものである。
図においてｒ Ｈ１−４Ｊは高インピーダンス状層を示
す。
す。
上記のような構成において、インバータ回路Ｎ０Ｔｒ
＊ ＮＯＴ＊は各２個、ナンド回路ＮＡＮＤ、。
＊ ＮＯＴ＊は各２個、ナンド回路ＮＡＮＤ、。
ＮＡＮＤ、は各４個のトランジスタで構成する。
従って、上記第１図の三状態回路を形成するためには１
４個のトランジスタが必要である。このため、上記１１
１図の回路を集積回路化した場合、占有函−が大き（な
り、また高速化も困曙な欠点がある。
４個のトランジスタが必要である。このため、上記１１
１図の回路を集積回路化した場合、占有函−が大き（な
り、また高速化も困曙な欠点がある。
璽１（２）は、上記第１図の回路における論理回路の他
の構成例を示すもので、図においてＮ０Ｔｓ。
の構成例を示すもので、図においてＮ０Ｔｓ。
ＮＯ？、はインバータ回路、Ｎ ＯＲｔ −Ｎ ＯＲＢ
はノア回路である。この回路における各信号の関係を第
４図に示す、ノア回路Ｎ０Ｒ１，ＮＯＲ，を構成するた
めには各４個のトランジスタが必要であるため、第１Ｉ
Ｉの回路と同様に１４個のトランジスタが必要である。
はノア回路である。この回路における各信号の関係を第
４図に示す、ノア回路Ｎ０Ｒ１，ＮＯＲ，を構成するた
めには各４個のトランジスタが必要であるため、第１Ｉ
Ｉの回路と同様に１４個のトランジスタが必要である。
第５図は、三伏態回路を単一チャネルのトランジスタで
構成したもので、電源ＶＤＤと接地点間直列接続される
Ｎチャネル朦のＭｏ１）うｙジスタＴｒ＠＊Ｔｒ４を、
インバータ回路ＮＯＴ。
構成したもので、電源ＶＤＤと接地点間直列接続される
Ｎチャネル朦のＭｏ１）うｙジスタＴｒ＠＊Ｔｒ４を、
インバータ回路ＮＯＴ。
およびノア回路Ｎ ＯＲｓ ｍ Ｎ ＯＲ４から成る論
理回路の出力で導通制御するように構成したものである
。この回路？＝おいては１０個のトランジメタが必要で
ある。第６図に上記第５図の回路における各信号の関係
を示す。
理回路の出力で導通制御するように構成したものである
。この回路？＝おいては１０個のトランジメタが必要で
ある。第６図に上記第５図の回路における各信号の関係
を示す。
上述したように、いずれの回路においても素子数が多い
ため杏有面−が大きくなり、動作適度も１６通化できな
い欠点がある。
ため杏有面−が大きくなり、動作適度も１６通化できな
い欠点がある。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、占有面積が小さく、且つ高速
動作が、可能で集積回路化に適した三状態回路を提供す
ることである。
その目的とするところは、占有面積が小さく、且つ高速
動作が、可能で集積回路化に適した三状態回路を提供す
ることである。
すなわち、この発明においては、上記第１ＩＩ″。路１
：＊ ｉｔ ６″１ 、 ＊２０Ｍ０ ＩＩ ） ９３
／１）ｆＸ夕Ｔｒｌ 、Ｔｒｌを導通制御するための論
理回路とし１ 電源と接地点との間“１第１−電竺の第
３Ｍ０Ｂトランジスタ、第２導電臘の第４Ｍ０Ｂトラン
ジスタ、第２導電朧の第５Ｍ０５１）ランジメタ およ
び第１導電朧のｌｌｌｌｉＭＯ８）ランジメタな順次直
列に接続し、上記１８３乃至第６トランジスタを共通の
制御信号で導通制御するとともに、上記第４．第５トラ
ンジスタの接続点からデータ信号を供給して、上記第３
．第４トランジスタの接続点の電位で第１のトランジス
タを導通制御し、上記ｓＳ、第６）うｙジメタの績一点
の電位でＩＩ３のトランジスター−４遍側−するように
構成したものである。
：＊ ｉｔ ６″１ 、 ＊２０Ｍ０ ＩＩ ） ９３
／１）ｆＸ夕Ｔｒｌ 、Ｔｒｌを導通制御するための論
理回路とし１ 電源と接地点との間“１第１−電竺の第
３Ｍ０Ｂトランジスタ、第２導電臘の第４Ｍ０Ｂトラン
ジスタ、第２導電朧の第５Ｍ０５１）ランジメタ およ
び第１導電朧のｌｌｌｌｉＭＯ８）ランジメタな順次直
列に接続し、上記１８３乃至第６トランジスタを共通の
制御信号で導通制御するとともに、上記第４．第５トラ
ンジスタの接続点からデータ信号を供給して、上記第３
．第４トランジスタの接続点の電位で第１のトランジス
タを導通制御し、上記ｓＳ、第６）うｙジメタの績一点
の電位でＩＩ３のトランジスター−４遍側−するように
構成したものである。
以下、この発明の一実施例について！１１ＷＪを参照し
て説明する。第１ｍはその構成を示すもので、上記１１
１図の回路におけるトランジスタＴｒｌｓＴｒｌを導通
制御する論理回路として、電源ＶＤＤと接地点間にＰチ
ャネルｌｉ！（第１＠電麿）の第３Ｍ０８）ランジスタ
Ｔｒ＠、Ｎチャネル履（第２導電飄）の第４Ｍ０８）ラ
ンジメタＴｒ１、Ｎチャネル置の１１５Ｍ０ａ）ランジ
メタ〒Ｔ、ｓおよびＰチャネル量の第６Ｍ７０畠トラン
ジスタＴｒ−を順次直列に接続し、上記各トランジスタ
丁ｒ−〜テｒ＄に制御信号Ｓを供給して導通制御する。
て説明する。第１ｍはその構成を示すもので、上記１１
１図の回路におけるトランジスタＴｒｌｓＴｒｌを導通
制御する論理回路として、電源ＶＤＤと接地点間にＰチ
ャネルｌｉ！（第１＠電麿）の第３Ｍ０８）ランジスタ
Ｔｒ＠、Ｎチャネル履（第２導電飄）の第４Ｍ０８）ラ
ンジメタＴｒ１、Ｎチャネル置の１１５Ｍ０ａ）ランジ
メタ〒Ｔ、ｓおよびＰチャネル量の第６Ｍ７０畠トラン
ジスタＴｒ−を順次直列に接続し、上記各トランジスタ
丁ｒ−〜テｒ＄に制御信号Ｓを供給して導通制御する。
そして、上記トランジスタＴｒ・、Ｔｒｙの接続点のデ
ータ入力端子１１からデータ信号りを供給し、トランジ
スタＴ ｒ＠ ｓ Ｔ ｒ・の接続点の電位ＩＮ１でト
、うｙジスタＴｒｌを導通制御すると、とも１：、トラ
ンジスタＴｒマｅＴｒ龜の！ｉ！碗点の電位ＩＮＩでト
ラｙｉ）スタＴｒｙを導通制御し、トランジスタ”Ｉｅ
’！’ｒｌの接続点から出力信号ＯＵＴを得るようにし
て成る。
ータ入力端子１１からデータ信号りを供給し、トランジ
スタＴ ｒ＠ ｓ Ｔ ｒ・の接続点の電位ＩＮ１でト
、うｙジスタＴｒｌを導通制御すると、とも１：、トラ
ンジスタＴｒマｅＴｒ龜の！ｉ！碗点の電位ＩＮＩでト
ラｙｉ）スタＴｒｙを導通制御し、トランジスタ”Ｉｅ
’！’ｒｌの接続点から出力信号ＯＵＴを得るようにし
て成る。
上記のような構成において動作を説明する。
制御信号８が＠０ルベルの時、トランジスタＴｒ＠、テ
ｒ、カオン状態となり、トランジスタＴｒ・、Ｔｒｙが
オフ状態となる。従って、トランジスタＴｒＢの入力信
号ＩＮ、はｖＤＤ（＠１″）レベル、トランジスタＴ１
の入力信号！−は接地（＠Ｏ”）レベルとなり、トラン
ジスタＴ ｒｌ ＊ Ｔ ｒｌは共にオフ状態となるの
で、出力信号０υ丁は高インピーダンス状態となる０次
に、制御信号８が＠１″レベルになると、トランジスタ
テｒ１゜Ｔｒ・がオフ状態、トランジスタ？ｒ・０丁ｔ
、がオン状態となる。従って、トランジスタＴｒ１．丁
ｒｌにはそれぞれトランジスタＴｒ・５Ｔｒｙを介して
データ信号りが供給されて導通１Ｉｉ４１＃ａされる。
ｒ、カオン状態となり、トランジスタＴｒ・、Ｔｒｙが
オフ状態となる。従って、トランジスタＴｒＢの入力信
号ＩＮ、はｖＤＤ（＠１″）レベル、トランジスタＴ１
の入力信号！−は接地（＠Ｏ”）レベルとなり、トラン
ジスタＴ ｒｌ ＊ Ｔ ｒｌは共にオフ状態となるの
で、出力信号０υ丁は高インピーダンス状態となる０次
に、制御信号８が＠１″レベルになると、トランジスタ
テｒ１゜Ｔｒ・がオフ状態、トランジスタ？ｒ・０丁ｔ
、がオン状態となる。従って、トランジスタＴｒ１．丁
ｒｌにはそれぞれトランジスタＴｒ・５Ｔｒｙを介して
データ信号りが供給されて導通１Ｉｉ４１＃ａされる。
データ信号りが＠Ｏ″レベルの時は、トランジスタＴｒ
ｌがオン状態、トランジスタ７ｒ、がオフ状態となり、
出力信号ＯＵＴは１１ルベルとなる。
ｌがオン状態、トランジスタ７ｒ、がオフ状態となり、
出力信号ＯＵＴは１１ルベルとなる。
また、データ信号りが１１＠レベルの時は、トランジス
タＴｒｌがオフ状層、トランジスタＴｒｙがオフ状層と
なり、出力信号ＯＵＴは＠０ルベルとなる。１１８図に
各信号の関係を示す。
タＴｒｌがオフ状層、トランジスタＴｒｙがオフ状層と
なり、出力信号ＯＵＴは＠０ルベルとなる。１１８図に
各信号の関係を示す。
以上述べたことを要約すると、制御信号８が１０＠レベ
ルの時は、データ信号りのレベルにかかわりなく出力信
号ＯＵＴは高インピーダンス状態となり、制御信号８が
＠１”レベルの時は、データ信号りの反転値が出力信号
ＯＵＴとして得られる。すなわち、出力信号００丁は、
任意に［高インピーダンスＪ 、 ｒＯＪ 、 ｒｌＪ
の三状態のいずれかを取り得る３ステ一ト動作を行なう
。
ルの時は、データ信号りのレベルにかかわりなく出力信
号ＯＵＴは高インピーダンス状態となり、制御信号８が
＠１”レベルの時は、データ信号りの反転値が出力信号
ＯＵＴとして得られる。すなわち、出力信号００丁は、
任意に［高インピーダンスＪ 、 ｒＯＪ 、 ｒｌＪ
の三状態のいずれかを取り得る３ステ一ト動作を行なう
。
このような構成によれば、６個のトランジスタで三伏態
回路を実現！き、且つ多入力輪廻ゲートを用いないため
パターン設計がＩＩｓ化できるのでこの回路の占有面積
が小さくできる。また 上記１１１図および第３図に示
したＣＭＯ８構成の三伏履回路の場合、制御信号あるい
はデータ信号、いずれにおいても最低２段の論運ゲ−）
を介して出力段のトランジスタＴｒ＠＊Ｔｒ意を駆動す
るのに対し、この発明による回路の場合、１段のゲート
を介して出力トランジスタＴｒｌ Ｉ ＴＦＩを駆動で
きるので、−作遍度を＾速比できる。
回路を実現！き、且つ多入力輪廻ゲートを用いないため
パターン設計がＩＩｓ化できるのでこの回路の占有面積
が小さくできる。また 上記１１１図および第３図に示
したＣＭＯ８構成の三伏履回路の場合、制御信号あるい
はデータ信号、いずれにおいても最低２段の論運ゲ−）
を介して出力段のトランジスタＴｒ＠＊Ｔｒ意を駆動す
るのに対し、この発明による回路の場合、１段のゲート
を介して出力トランジスタＴｒｌ Ｉ ＴＦＩを駆動で
きるので、−作遍度を＾速比できる。
第９図は、この発明の他の実施例を示すもので、大きな
負荷を高速で駆動するための三状態回路である。すなわ
ち、王状態回路の応用に当っては、出力段のトランジス
タＴ ｒｌ 、 Ｔ ＩＪは大きな負荷を駆動する場合
が多い。このため、トランジスタＴｒｙ、〒ｒ−を太き
（（チャネル幅を大きく）設定するため、出力段のトラ
ンジスタＴｒｌ 、Ｔｒ鵞を駆動するためのインバータ
回路ＮＯ？−ｍ Ｎ０Ｔｙを設けたものである。この場
合、トランジスタＴｒｙ、テｒ、に入力される信号ＩＮ
、。
負荷を高速で駆動するための三状態回路である。すなわ
ち、王状態回路の応用に当っては、出力段のトランジス
タＴ ｒｌ 、 Ｔ ＩＪは大きな負荷を駆動する場合
が多い。このため、トランジスタＴｒｙ、〒ｒ−を太き
（（チャネル幅を大きく）設定するため、出力段のトラ
ンジスタＴｒｌ 、Ｔｒ鵞を駆動するためのインバータ
回路ＮＯ？−ｍ Ｎ０Ｔｙを設けたものである。この場
合、トランジスタＴｒｙ、テｒ、に入力される信号ＩＮ
、。
Ｉ ＮＩ＃１反転されるため、トランジスタＴｒ、の一
端を接地し、トランジスタＴｒ、の一端から電源ＶＤＤ
電圧を供給する。この回路における各信号の関係を１１
ｇ１ｏ図に示す。図示するように、出力信号ＯＵＴは、
データ信号りと同相の値となる。
端を接地し、トランジスタＴｒ、の一端から電源ＶＤＤ
電圧を供給する。この回路における各信号の関係を１１
ｇ１ｏ図に示す。図示するように、出力信号ＯＵＴは、
データ信号りと同相の値となる。
ところで、トランジスタＴｒ−−テｒ、から成る制御部
と出力段のトランジスタＴｒ、ｓＴｒ＊との間に験けら
れるバッファ用のインバーター路が奇数段の場合は、デ
ータ信号りと出力信号ＯＵＴは同権となり、偶数段の場
合は逆相となる。
と出力段のトランジスタＴｒ、ｓＴｒ＊との間に験けら
れるバッファ用のインバーター路が奇数段の場合は、デ
ータ信号りと出力信号ＯＵＴは同権となり、偶数段の場
合は逆相となる。
Ｉｌｌ ｉｍｌは、さらにこの発明の他の実施例を示す
もので、上記各実施例においては、制御信号Ｓが＠０ル
ベルの時高インピーダンス状態、＠ｌ″レベルの時出力
状態となる場合について説明したが、制御信号、８が゛
ｌルベルの時高インピーダンス状態とする回路である。
もので、上記各実施例においては、制御信号Ｓが＠０ル
ベルの時高インピーダンス状態、＠ｌ″レベルの時出力
状態となる場合について説明したが、制御信号、８が゛
ｌルベルの時高インピーダンス状態とする回路である。
すなわち、上記＄７ａ１３の回路におけるトランジスタ
Ｔｒ１〜Ｔｒ、に代えて、それぞれ逆極性のトランジス
タＴｒ、〜ＴｒＨを設けたものである。第１２図にこの
回路における各信号の関係を示す。
Ｔｒ１〜Ｔｒ、に代えて、それぞれ逆極性のトランジス
タＴｒ、〜ＴｒＨを設けたものである。第１２図にこの
回路における各信号の関係を示す。
なお、この回路においても、上記第９＠ｌの回路と同様
に出力段のトランジスタＴｒｌ 、 ＴＦＩのゲートに
バッファ回路としてインバータ回路を設けても良い。
に出力段のトランジスタＴｒｌ 、 ＴＦＩのゲートに
バッファ回路としてインバータ回路を設けても良い。
第１３囚は、この発明による三状態回路なＮチャネル飄
のトランジスタのみで構成した回路を示すもので、デー
タ信号りが供給されるインパータ回路ＮＯ？、の出力端
と、データ入力端子１１との間にＨチャネル履のＭＯｌ
ｔ）ランジメタ’ｒｒＨ〜Ｔｒｙ＠を直列接続し、上記
トランジスタＴｒ１４．’ＴｒＢの接続点を接地する。
のトランジスタのみで構成した回路を示すもので、デー
タ信号りが供給されるインパータ回路ＮＯ？、の出力端
と、データ入力端子１１との間にＨチャネル履のＭＯｌ
ｔ）ランジメタ’ｒｒＨ〜Ｔｒｙ＠を直列接続し、上記
トランジスタＴｒ１４．’ＴｒＢの接続点を接地する。
そして、上記トランジスタテｒ１．．テｒｔｓを制御信
号８で導通制御するとともに、制御信号−をインバータ
回路ＮＯ？、を介してトランジスタＴｒ１４ｅＴｒｌｌ
に供給して導通制御する。そして、トランジスタ” ’
ｔｓ ｅ Ｔ ｒ １４の＊＊点の電位（ＩＮｓ）で
トランジスタＴｒ龜を導通制御するとともに、トランジ
スタＴｒｙｓ ｅ Ｔｒａｍの蒙一点の電位（ＩＮ４）
でトランジスタ？ｒ４を導通−−するようにして成る。
号８で導通制御するとともに、制御信号−をインバータ
回路ＮＯ？、を介してトランジスタＴｒ１４ｅＴｒｌｌ
に供給して導通制御する。そして、トランジスタ” ’
ｔｓ ｅ Ｔ ｒ １４の＊＊点の電位（ＩＮｓ）で
トランジスタＴｒ龜を導通制御するとともに、トランジ
スタＴｒｙｓ ｅ Ｔｒａｍの蒙一点の電位（ＩＮ４）
でトランジスタ？ｒ４を導通−−するようにして成る。
上記のような構成において動作Ｖ説明する。
制御信号８が＠０ルベルの時、トランジスタＴ１１８１
丁ｒｌ・はオフ状態、トランジスタ？ｒＨ＠Ｔｒｔｓは
オン状態となり、トランジスタＴｒｙ。
丁ｒｌ・はオフ状態、トランジスタ？ｒＨ＠Ｔｒｔｓは
オン状態となり、トランジスタＴｒｙ。
Ｔｒ４の入力信号ＩＮ、、ｌＮ４は′″ｏ’ｏ’レベル
ので、このトランジスタＴｒａ、！１４はオフ状態とな
る。従って出力信号ＯＵＴは＾インピーダンス状態とな
る０次に、制御信号１が“１ｍレベルとなると、トラン
ジスタＴｒ＠＠＠ＴｒＩ・がオン状態、トランジスタ”
’１４ ｅ Ｔ ｒ１＠がオフ状層となる。従って、
トランジスタＴｒｓのゲートにはデータ信号りの反転値
が供給され、トランジスタＴｒ４のゲートにはデータ信
号りが供給される。データ信号りが＠０”レベルの時は
、トランジスタＴｒｌがオン状態、トランジスタＴｒ４
がオフ状態となるので、出力信号ＯＵＴは＠１ルベルと
なる。また、データ信号りが＠１″レベルの時は、トラ
ン９スタＴｒ−がオフ状態、トランジスタ〒１４がオン
状態となり、出力信号ＯＵＴは＠Ｏ″ルベルとなる。上
述した動作を要約すると、制御信号１が１０”レベルの
時はデータ信号りの値いかんにかかわらず、出力信号Ｏ
ＵＴは高インピーダンス状態となり、制御信号−が１１
″ｌし、ベルの時はデータ信号１の反転値が出力信号Ｏ
ＵＴとして得られる。以上の動作（各信号の関係）を第
１４＃Ａに示す。
ので、このトランジスタＴｒａ、！１４はオフ状態とな
る。従って出力信号ＯＵＴは＾インピーダンス状態とな
る０次に、制御信号１が“１ｍレベルとなると、トラン
ジスタＴｒ＠＠＠ＴｒＩ・がオン状態、トランジスタ”
’１４ ｅ Ｔ ｒ１＠がオフ状層となる。従って、
トランジスタＴｒｓのゲートにはデータ信号りの反転値
が供給され、トランジスタＴｒ４のゲートにはデータ信
号りが供給される。データ信号りが＠０”レベルの時は
、トランジスタＴｒｌがオン状態、トランジスタＴｒ４
がオフ状態となるので、出力信号ＯＵＴは＠１ルベルと
なる。また、データ信号りが＠１″レベルの時は、トラ
ン９スタＴｒ−がオフ状態、トランジスタ〒１４がオン
状態となり、出力信号ＯＵＴは＠Ｏ″ルベルとなる。上
述した動作を要約すると、制御信号１が１０”レベルの
時はデータ信号りの値いかんにかかわらず、出力信号Ｏ
ＵＴは高インピーダンス状態となり、制御信号−が１１
″ｌし、ベルの時はデータ信号１の反転値が出力信号Ｏ
ＵＴとして得られる。以上の動作（各信号の関係）を第
１４＃Ａに示す。
このような構成ζ二よれば、三状態回路を構成するため
のトランジスターの数は上記第５図の回路と同様に１０
個必要となるが、多入力論理ゲート回路を用いないので
パターン設計が１１１ｍとなり、占有面積を小さくでき
る。また、最大でも一段の論理ゲートと一段のゲートを
介して出力段のトランジスタＴｒ畠ｅ Ｔｒ４を駆動す
るので高速化もできる。
のトランジスターの数は上記第５図の回路と同様に１０
個必要となるが、多入力論理ゲート回路を用いないので
パターン設計が１１１ｍとなり、占有面積を小さくでき
る。また、最大でも一段の論理ゲートと一段のゲートを
介して出力段のトランジスタＴｒ畠ｅ Ｔｒ４を駆動す
るので高速化もできる。
なお、上記第１３図の回路においても上記第９図の回路
と同様に、出力段のトランジスタＴｒ＠、↑ハのゲージ
にそれぞれインバータ回路を設けても良い。この場合、
インバータ回路が奇数段の場合はトランジスタＴｒ１４
１ ＴｒＢの接続点に電源電圧ＶＤＤを供給する必要が
ある。また上記第１３図の回路をＰチャネル製のトラン
ジスタのみで構成しても良いのはもちろんである。
と同様に、出力段のトランジスタＴｒ＠、↑ハのゲージ
にそれぞれインバータ回路を設けても良い。この場合、
インバータ回路が奇数段の場合はトランジスタＴｒ１４
１ ＴｒＢの接続点に電源電圧ＶＤＤを供給する必要が
ある。また上記第１３図の回路をＰチャネル製のトラン
ジスタのみで構成しても良いのはもちろんである。
以上説明したようにこの発明によれば、占有面積が小さ
く、且つ高速−作が可能で集積回路化に適した三状態回
路が得られる。
く、且つ高速−作が可能で集積回路化に適した三状態回
路が得られる。
第１ＩＩ−１１１６図はそれぞれ従来の三状態回路加よ
びその動作を説明するための図、第７図はこの発明の一
実施例に係る王状態回路を示す図、第８図は上記第７ｓ
の回路の動作を説明するための図、第９図〜第１４図は
それぞれこの発明の他の実施例を示す回路図およびその
動作を説明するための図である。 Ｔｒｌ〜Ｔｒｌ・・・・トランジスタ、ＶＤＤ・・・電
源。 Ｄ・・・データ信号、８・・・−一信号、ＯＵＴ・・・
出力信号、１１．１１・・・データ入力端子。 出膿人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ＵＴ 第４図 第５図 第６図 第８図 第１０図 第１１図 第１２図 第１３図 ２ 第１４ ｒｌ！！
びその動作を説明するための図、第７図はこの発明の一
実施例に係る王状態回路を示す図、第８図は上記第７ｓ
の回路の動作を説明するための図、第９図〜第１４図は
それぞれこの発明の他の実施例を示す回路図およびその
動作を説明するための図である。 Ｔｒｌ〜Ｔｒｌ・・・・トランジスタ、ＶＤＤ・・・電
源。 Ｄ・・・データ信号、８・・・−一信号、ＯＵＴ・・・
出力信号、１１．１１・・・データ入力端子。 出膿人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ＵＴ 第４図 第５図 第６図 第８図 第１０図 第１１図 第１２図 第１３図 ２ 第１４ ｒｌ！！
Claims (1)
- 電源の一方と他方との間に直列ｍｓされる互いに逆導電
蓋の第１．第２のＭＯＩＩ）ランジスタと、電源の一方
と上記第１のトランジスタのゲートとの間に接続される
第１導電履の第３Ｍｏｌ）ランジスタと、データ入力端
子と上記第１のトランジスタのゲートとの間に接続され
る第２導電朧の第４Ｍ０８）ランジスタと、データ入力
端子と上記第２のトランジスタのゲートとの間に接続さ
れる第２導電製の第５Ｍ０ＩＩトランジスタと、電源の
他方と上記ＩＩ２のトランジスタのゲートとの間にＩＩ
！統される第１噂電瀝の第８Ｍ０ｊｌ ）うｙ９スタと
を具備し、上記第３乃至第６トランジスタを共通の制御
信号で導通制御し、第１．第２のトランジスタのｗｓｉ
点から出力を得るように構成したことを特徴とする三状
態回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048570A JPS58166830A (ja) | 1982-03-26 | 1982-03-26 | 三状態回路 |
| US06/477,897 US4491749A (en) | 1982-03-26 | 1983-03-23 | Three-output level logic circuit |
| DE3311025A DE3311025A1 (de) | 1982-03-26 | 1983-03-25 | Logikschaltung mit drei ausgangspegeln |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048570A JPS58166830A (ja) | 1982-03-26 | 1982-03-26 | 三状態回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166830A true JPS58166830A (ja) | 1983-10-03 |
Family
ID=12807048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048570A Pending JPS58166830A (ja) | 1982-03-26 | 1982-03-26 | 三状態回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4491749A (ja) |
| JP (1) | JPS58166830A (ja) |
| DE (1) | DE3311025A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290212A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | スリ−ステ−ト回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
| US4621208A (en) * | 1984-09-06 | 1986-11-04 | Thomson Components - Mostek Corporation | CMOS output buffer |
| US4703203A (en) * | 1986-10-03 | 1987-10-27 | Motorola, Inc. | BICMOS logic having three state output |
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| US5633603A (en) * | 1995-12-26 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Data output buffer using pass transistors biased with a reference voltage and a precharged data input |
| TW410503B (en) * | 1998-12-10 | 2000-11-01 | Via Tech Inc | A voltage level converter with single input via gate voltage |
| US9273665B1 (en) | 2005-12-29 | 2016-03-01 | Brett C. Krippene | Dual wind energy power enhancer system |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3602733A (en) * | 1969-04-16 | 1971-08-31 | Signetics Corp | Three output level logic circuit |
| US3737673A (en) * | 1970-04-27 | 1973-06-05 | Tokyo Shibaura Electric Co | Logic circuit using complementary type insulated gate field effect transistors |
| US3651342A (en) * | 1971-03-15 | 1972-03-21 | Rca Corp | Apparatus for increasing the speed of series connected transistors |
| US4037114A (en) * | 1975-10-23 | 1977-07-19 | Rca Corporation | Tri-state logic circuit |
| FR2352449A1 (fr) * | 1976-05-18 | 1977-12-16 | Labo Cent Telecommunicat | Dispositif logique a trois etats en technologie mos complementaire |
| SU743200A1 (ru) * | 1978-02-24 | 1980-06-25 | Московский Ордена Трудового Красного Знамени Инженерно-Физический Институт | Элемент с трем состо ни ми |
| JPS55656A (en) * | 1978-06-16 | 1980-01-07 | Mitsubishi Electric Corp | Complementary mos logic circuit |
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| JPS5575349A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Cmos output control circuit |
| US4417162A (en) * | 1979-01-11 | 1983-11-22 | Bell Telephone Laboratories, Incorporated | Tri-state logic buffer circuit |
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
| US4363978A (en) * | 1980-07-31 | 1982-12-14 | Rockwell International Corporation | Reduced power tristate driver circuit |
-
1982
- 1982-03-26 JP JP57048570A patent/JPS58166830A/ja active Pending
-
1983
- 1983-03-23 US US06/477,897 patent/US4491749A/en not_active Expired - Lifetime
- 1983-03-25 DE DE3311025A patent/DE3311025A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290212A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | スリ−ステ−ト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3311025A1 (de) | 1983-10-20 |
| US4491749A (en) | 1985-01-01 |
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