JPH0830548A - データ衝突防止装置 - Google Patents
データ衝突防止装置Info
- Publication number
- JPH0830548A JPH0830548A JP6163738A JP16373894A JPH0830548A JP H0830548 A JPH0830548 A JP H0830548A JP 6163738 A JP6163738 A JP 6163738A JP 16373894 A JP16373894 A JP 16373894A JP H0830548 A JPH0830548 A JP H0830548A
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- 230000002265 prevention Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 この発明は、ＣＰＵ暴走時でもデータの衝突
を防止でき、しかも構成が簡単なデータ衝突防止装置を
提供することを目的とする。 【構成】 データバスに複数の入出力装置が接続されて
おり、ＣＰＵからの転送設定信号および転送開始信号に
基づいて、データ転送が行われるシステムにおけるデー
タ衝突防止装置であって、ＣＰＵ５からの転送設定信号
に基づいて、各入出力装置１〜４ごとに出力設定または
入力設定の入出力設定識別信号Ｆ１〜Ｆ４を出力する識
別信号出力手段、および全ての入出力装置１〜４の入出
力設定識別信号Ｆ１〜Ｆ４に基づいて、出力設定が２以
上あるか否かを判定し、出力設定が２以上あるときに
は、ＣＰＵ５から出力された転送開始信号を無効にする
転送開始信号無効手段１１、１２を備えている。
を防止でき、しかも構成が簡単なデータ衝突防止装置を
提供することを目的とする。 【構成】 データバスに複数の入出力装置が接続されて
おり、ＣＰＵからの転送設定信号および転送開始信号に
基づいて、データ転送が行われるシステムにおけるデー
タ衝突防止装置であって、ＣＰＵ５からの転送設定信号
に基づいて、各入出力装置１〜４ごとに出力設定または
入力設定の入出力設定識別信号Ｆ１〜Ｆ４を出力する識
別信号出力手段、および全ての入出力装置１〜４の入出
力設定識別信号Ｆ１〜Ｆ４に基づいて、出力設定が２以
上あるか否かを判定し、出力設定が２以上あるときに
は、ＣＰＵ５から出力された転送開始信号を無効にする
転送開始信号無効手段１１、１２を備えている。
Description
【０００１】
【産業上の利用分野】この発明は、データバスに複数の
入出力装置が接続されているシステムにおけるデータ衝
突防止装置に関する。
入出力装置が接続されているシステムにおけるデータ衝
突防止装置に関する。
【０００２】
【従来の技術】画像処理装置のように、データバスに複
数の入出力装置が接続されているシステムにおいては、
データバスの制御はハードウエアまたはソフトウエアに
よって行われている。
数の入出力装置が接続されているシステムにおいては、
データバスの制御はハードウエアまたはソフトウエアに
よって行われている。
【０００３】データバスの制御をソフトウエアによって
行う場合には、図３に示すように、ＣＰＵ１００がデー
タバスを管理する。そして、データバスに接続されてい
る入出力装置２００のデータの入出力制御は、ＣＰＵ１
００から入出力装置２００へのデータ転送命令によって
行われる。
行う場合には、図３に示すように、ＣＰＵ１００がデー
タバスを管理する。そして、データバスに接続されてい
る入出力装置２００のデータの入出力制御は、ＣＰＵ１
００から入出力装置２００へのデータ転送命令によって
行われる。
【０００４】データバスの制御をハードウエアによって
行う場合には、図４に示すように、データバスに接続さ
れた入出力装置３００に、バス制御部３０１が設けられ
ている。入出力装置３００に設けられたバス制御部３０
１は、当該入出力装置３００からデータをデータバスに
出力する際には、データバスが現在使用されているか否
かを判別し、使用されていなければデータバスにデータ
を出力する。
行う場合には、図４に示すように、データバスに接続さ
れた入出力装置３００に、バス制御部３０１が設けられ
ている。入出力装置３００に設けられたバス制御部３０
１は、当該入出力装置３００からデータをデータバスに
出力する際には、データバスが現在使用されているか否
かを判別し、使用されていなければデータバスにデータ
を出力する。
【０００５】
【発明が解決しようとする課題】データバスの制御を上
述したようにソフトウエアによって行う方法では、ＣＰ
Ｕ暴走時には、複数の入出力装置からデータがデータバ
スに出力されることによってデータの衝突が発生する可
能性がある。
述したようにソフトウエアによって行う方法では、ＣＰ
Ｕ暴走時には、複数の入出力装置からデータがデータバ
スに出力されることによってデータの衝突が発生する可
能性がある。
【０００６】データバスの制御を上述したようにハード
ウエアによって行う方法では、ＣＰＵ暴走時でもデータ
の衝突を防止できるが、バス制御部の構成が複雑になる
とともにデータバス数の増加にしたがって回路規模が大
きくなるという問題がある。
ウエアによって行う方法では、ＣＰＵ暴走時でもデータ
の衝突を防止できるが、バス制御部の構成が複雑になる
とともにデータバス数の増加にしたがって回路規模が大
きくなるという問題がある。
【０００７】この発明は、ＣＰＵ暴走時でもデータの衝
突を防止でき、しかも構成が簡単なデータ衝突防止装置
を提供することを目的とする。
突を防止でき、しかも構成が簡単なデータ衝突防止装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明によるデータ衝
突防止装置は、データバスに複数の入出力装置が接続さ
れており、ＣＰＵからの転送設定信号および転送開始信
号に基づいて、データ転送が行われるシステムにおける
データ衝突防止装置であって、ＣＰＵからの転送設定信
号に基づいて、各入出力装置ごとに転送設定が出力設定
または入力設定のいずれであるかを示す入出力設定識別
信号を出力する識別信号出力手段および全ての入出力装
置の入出力設定識別信号に基づいて、出力設定が２以上
あるか否かを判定し、出力設定が２以上あるときには、
ＣＰＵから出力された転送開始信号を無効にする転送開
始信号無効手段を備えていることを特徴とする。
突防止装置は、データバスに複数の入出力装置が接続さ
れており、ＣＰＵからの転送設定信号および転送開始信
号に基づいて、データ転送が行われるシステムにおける
データ衝突防止装置であって、ＣＰＵからの転送設定信
号に基づいて、各入出力装置ごとに転送設定が出力設定
または入力設定のいずれであるかを示す入出力設定識別
信号を出力する識別信号出力手段および全ての入出力装
置の入出力設定識別信号に基づいて、出力設定が２以上
あるか否かを判定し、出力設定が２以上あるときには、
ＣＰＵから出力された転送開始信号を無効にする転送開
始信号無効手段を備えていることを特徴とする。
【０００９】
【作用】ＣＰＵからの転送設定信号に基づいて、各入出
力装置ごとに転送設定が出力設定または入力設定のいず
れであるかを示す入出力設定識別信号が出力される。そ
して、全ての入出力装置の入出力設定識別信号に基づい
て、出力設定が２以上あるか否かが判定され、出力設定
が２以上あるときには、ＣＰＵから出力された転送開始
信号が無効にされる。
力装置ごとに転送設定が出力設定または入力設定のいず
れであるかを示す入出力設定識別信号が出力される。そ
して、全ての入出力装置の入出力設定識別信号に基づい
て、出力設定が２以上あるか否かが判定され、出力設定
が２以上あるときには、ＣＰＵから出力された転送開始
信号が無効にされる。
【００１０】
【実施例】図１は、データ衝突防止回路が設けられたシ
ステムの構成を示している。
ステムの構成を示している。
【００１１】このシステムでは、データバス１０に４つ
の入出力装置１、２、３、４が接続されている。これら
の４つの入出力装置１、２、３、４は、ＣＰＵ５によっ
て制御される。このシステムには、桁上がり判定回路１
１とスリーステイトバッファ１２とを備えたデータ衝突
防止回路が設けられている。
の入出力装置１、２、３、４が接続されている。これら
の４つの入出力装置１、２、３、４は、ＣＰＵ５によっ
て制御される。このシステムには、桁上がり判定回路１
１とスリーステイトバッファ１２とを備えたデータ衝突
防止回路が設けられている。
【００１２】１つの入出力装置から他の１つの入出力装
置にデータを転送する場合には、ＣＰＵ５から両入出力
装置に転送設定信号が送られた後、ＣＰＵ５からの転送
開始信号がスリーステイトバッファ１２を介して出力さ
れる。データを出力する側の入出力装置にＣＰＵ５から
の転送開始信号が送られると、データ転送が開始され
る。
置にデータを転送する場合には、ＣＰＵ５から両入出力
装置に転送設定信号が送られた後、ＣＰＵ５からの転送
開始信号がスリーステイトバッファ１２を介して出力さ
れる。データを出力する側の入出力装置にＣＰＵ５から
の転送開始信号が送られると、データ転送が開始され
る。
【００１３】各入出力装置１〜４は、データを出力する
か（出力設定）またはデータを入力するか（入力設定）
を識別するための入出力設定フラグＦ１〜Ｆ４を備えて
いる。各入出力設定フラグＦ１〜Ｆ４は、転送設定信号
が入力設定の転送設定信号のときにはリセット状態”
０”であり、転送設定命令が出力設定の転送設定信号の
ときにはセット状態”１”となる。各入出力設定フラグ
Ｆ１〜Ｆ４は、通常はリセット状態”０”となってい
る。
か（出力設定）またはデータを入力するか（入力設定）
を識別するための入出力設定フラグＦ１〜Ｆ４を備えて
いる。各入出力設定フラグＦ１〜Ｆ４は、転送設定信号
が入力設定の転送設定信号のときにはリセット状態”
０”であり、転送設定命令が出力設定の転送設定信号の
ときにはセット状態”１”となる。各入出力設定フラグ
Ｆ１〜Ｆ４は、通常はリセット状態”０”となってい
る。
【００１４】各入出力装置１〜４の入出力設定フラグＦ
１〜Ｆ４に関する情報は、桁上がり判定回路１１に入力
されている。桁上がり判定回路１１は、これらの入出力
設定フラグＦ１〜Ｆ４に関する情報を加算した結果、桁
上がりがないときには信号”０”を出力し、これらの入
出力設定フラグＦ１〜Ｆ４に関する情報を加算した結
果、桁上がりがあるときには信号”１”を出力する。
１〜Ｆ４に関する情報は、桁上がり判定回路１１に入力
されている。桁上がり判定回路１１は、これらの入出力
設定フラグＦ１〜Ｆ４に関する情報を加算した結果、桁
上がりがないときには信号”０”を出力し、これらの入
出力設定フラグＦ１〜Ｆ４に関する情報を加算した結
果、桁上がりがあるときには信号”１”を出力する。
【００１５】つまり、４つの入出力設定フラグＦ１〜Ｆ
４の状態の組み合わせにおいて、２以上のフラグがセッ
ト状態”１”であるときには、桁上がり判定回路１１の
出力は”１”となり、それ以外の組み合わせのときに
は、桁上がり判定回路１１の出力は”０”となる。
４の状態の組み合わせにおいて、２以上のフラグがセッ
ト状態”１”であるときには、桁上がり判定回路１１の
出力は”１”となり、それ以外の組み合わせのときに
は、桁上がり判定回路１１の出力は”０”となる。
【００１６】桁上がり判定回路１１の出力は、スリース
テイトバッファ１２に転送開始イネーブル信号として送
られる。したがって、ＣＰＵ５からの転送開始信号は、
桁上がり判定回路１１の出力が”０”のときのみ、スリ
ーステイトバッファ１２を介して入出力装置１〜４に送
られる。逆に、桁上がり判定回路１１の出力が”１”の
ときには、ＣＰＵ５から転送開始信号が出力されても、
転送開始信号は入出力装置１〜４に送られなくなる。
テイトバッファ１２に転送開始イネーブル信号として送
られる。したがって、ＣＰＵ５からの転送開始信号は、
桁上がり判定回路１１の出力が”０”のときのみ、スリ
ーステイトバッファ１２を介して入出力装置１〜４に送
られる。逆に、桁上がり判定回路１１の出力が”１”の
ときには、ＣＰＵ５から転送開始信号が出力されても、
転送開始信号は入出力装置１〜４に送られなくなる。
【００１７】以上のような構成において、入出力装置１
から入出力装置２にデータ転送を行う場合の動作につい
て説明する。
から入出力装置２にデータ転送を行う場合の動作につい
て説明する。
【００１８】全ての入出力設定フラグＦ１〜Ｆ４は、”
０”に設定されているものとする。まず、ＣＰＵ５から
入出力装置１に対しては出力設定のための転送設定信号
が送られ、ＣＰＵ５から入出力装置２に対しては入力設
定のための転送設定信号が送られる。これにより、入出
力装置１の入出力設定フラグＦ１は、”１”に設定され
る。また、入出力装置２は入力ポートを解放する。この
場合には、４つの入出力設定フラグＦ１〜Ｆ４のうち、
１つの入出力設定フラグＦ１のみが”１”に設定されて
いるので、桁上がり判定回路１１の出力は”０”であ
る。
０”に設定されているものとする。まず、ＣＰＵ５から
入出力装置１に対しては出力設定のための転送設定信号
が送られ、ＣＰＵ５から入出力装置２に対しては入力設
定のための転送設定信号が送られる。これにより、入出
力装置１の入出力設定フラグＦ１は、”１”に設定され
る。また、入出力装置２は入力ポートを解放する。この
場合には、４つの入出力設定フラグＦ１〜Ｆ４のうち、
１つの入出力設定フラグＦ１のみが”１”に設定されて
いるので、桁上がり判定回路１１の出力は”０”であ
る。
【００１９】この後、ＣＰＵ５から転送開始信号が出力
される。この転送開始信号は、スリーステイトバッファ
１２を介して入出力装置１に送られる。転送開始信号が
入出力装置１に送られると、入出力装置１からデータが
データバス１０に出力され、データバス１０を介して入
出力装置２に転送される。データ転送を終了すると、入
出力装置１は入出力設定フラグＦ１を”０”にリセット
し、入出力装置２は入力ポートを閉鎖する。
される。この転送開始信号は、スリーステイトバッファ
１２を介して入出力装置１に送られる。転送開始信号が
入出力装置１に送られると、入出力装置１からデータが
データバス１０に出力され、データバス１０を介して入
出力装置２に転送される。データ転送を終了すると、入
出力装置１は入出力設定フラグＦ１を”０”にリセット
し、入出力装置２は入力ポートを閉鎖する。
【００２０】入出力装置１から入出力装置２にデータ転
送を行っている途中に、ＣＰＵ５が暴走し、入出力装置
３に対して出力設定のための転送設定信号が送られたと
する。この場合には、入出力装置３の入出力設定フラグ
Ｆ３が”１”に設定される。そうすると、２つの入出力
設定フラグＦ１およびＦ３が”１”となり、桁上がり判
定回路１１の出力が”１”となる。このため、この後
に、ＣＰＵ５から転送開始信号が出力されても、スリー
ステイトバッファ１２により転送開始信号がロックさ
れ、転送開始信号は入出力装置３に送られなくなる。こ
の結果、データの衝突が未然に防止される。
送を行っている途中に、ＣＰＵ５が暴走し、入出力装置
３に対して出力設定のための転送設定信号が送られたと
する。この場合には、入出力装置３の入出力設定フラグ
Ｆ３が”１”に設定される。そうすると、２つの入出力
設定フラグＦ１およびＦ３が”１”となり、桁上がり判
定回路１１の出力が”１”となる。このため、この後
に、ＣＰＵ５から転送開始信号が出力されても、スリー
ステイトバッファ１２により転送開始信号がロックさ
れ、転送開始信号は入出力装置３に送られなくなる。こ
の結果、データの衝突が未然に防止される。
【００２１】入出力装置が４つの場合の桁上がり判定回
路１１の具体例を図２に示しておく。図２の具体例で
は、桁上がり判定回路１１は、２つの排他的論理和回路
２１、２２と、３つの論理積回路２３、２４、２５と、
１つの論理和回路２６とから構成されている。入出力設
定フラグＦ１とＦ２の両方が”１”であれば、論理積回
路２３の出力が”１”となり、論理和回路２６の出力
が”１”となる。入出力設定フラグＦ３とＦ４の両方
が”１”であれば、論理積回路２５の出力が”１”とな
り、論理和回路２６の出力が”１”となる。
路１１の具体例を図２に示しておく。図２の具体例で
は、桁上がり判定回路１１は、２つの排他的論理和回路
２１、２２と、３つの論理積回路２３、２４、２５と、
１つの論理和回路２６とから構成されている。入出力設
定フラグＦ１とＦ２の両方が”１”であれば、論理積回
路２３の出力が”１”となり、論理和回路２６の出力
が”１”となる。入出力設定フラグＦ３とＦ４の両方
が”１”であれば、論理積回路２５の出力が”１”とな
り、論理和回路２６の出力が”１”となる。
【００２２】また、入出力設定フラグＦ１およびＦ２の
うちの一方のみが”１”であり、かつ入出力設定フラグ
Ｆ３およびＦ４のうちの一方のみが”１”であるときに
は、両排他的論理和回路２１、２２の出力は共に”１”
となり、論理積回路２４の出力が”１”となり、論理和
回路２６の出力が”１”となる。したがって、入出力設
定フラグＦ１〜Ｆ４のうち、２以上の入出力設定フラグ
が”１”となれば、論理和回路２６の出力が”１”とな
る。入出力設定フラグＦ１〜Ｆ４の全部が”０”のとき
または入出力設定フラグＦ１〜Ｆ４のうち、１つのみ
が”１”のときには、論理和回路２５の出力が”０”と
なる。
うちの一方のみが”１”であり、かつ入出力設定フラグ
Ｆ３およびＦ４のうちの一方のみが”１”であるときに
は、両排他的論理和回路２１、２２の出力は共に”１”
となり、論理積回路２４の出力が”１”となり、論理和
回路２６の出力が”１”となる。したがって、入出力設
定フラグＦ１〜Ｆ４のうち、２以上の入出力設定フラグ
が”１”となれば、論理和回路２６の出力が”１”とな
る。入出力設定フラグＦ１〜Ｆ４の全部が”０”のとき
または入出力設定フラグＦ１〜Ｆ４のうち、１つのみ
が”１”のときには、論理和回路２５の出力が”０”と
なる。
【００２３】上記実施例では、データバスに接続されて
いる入出力装置が４つの場合について説明したが、デー
タバスに複数の入出力装置が接続されているシステムで
あれば、入出力装置の数にかかわらずこの発明を適用す
ることができる。
いる入出力装置が４つの場合について説明したが、デー
タバスに複数の入出力装置が接続されているシステムで
あれば、入出力装置の数にかかわらずこの発明を適用す
ることができる。
【００２４】上記実施例によれば、構成が簡単なデータ
衝突防止回路を設けることによって、ＣＰＵ暴走時にお
いてもデータの衝突を防止することができる。
衝突防止回路を設けることによって、ＣＰＵ暴走時にお
いてもデータの衝突を防止することができる。
【００２５】
【発明の効果】この発明によれば、ＣＰＵ暴走時でもデ
ータの衝突を防止でき、しかも構成が簡単なデータ衝突
防止装置が得られる。
ータの衝突を防止でき、しかも構成が簡単なデータ衝突
防止装置が得られる。
【図１】データ衝突防止回路が設けられたシステムの構
成を示す電気ブロック図である。
成を示す電気ブロック図である。
【図２】図１の桁上がり判定回路の具体例を示す電気回
路図である。
路図である。
【図３】ソフトウエアによってデータバスを制御する従
来例を示す電気ブロック図である。
来例を示す電気ブロック図である。
【図４】ハードウエアによってデータバスを制御する従
来例を示す電気ブロック図である。
来例を示す電気ブロック図である。
１、２、３、４ 入出力装置 ５ ＣＰＵ １０ データバス １１ 桁上がり判定回路 １２ スリーステイトバッファ
Claims (1)
- 【請求項１】 データバスに複数の入出力装置が接続さ
れており、ＣＰＵからの転送設定信号および転送開始信
号に基づいて、データ転送が行われるシステムにおける
データ衝突防止装置であって、 ＣＰＵからの転送設定信号に基づいて、各入出力装置ご
とに転送設定が出力設定または入力設定のいずれである
かを示す入出力設定識別信号を出力する識別信号出力手
段、および全ての入出力装置の入出力設定識別信号に基
づいて、出力設定が２以上あるか否かを判定し、出力設
定が２以上あるときには、ＣＰＵから出力された転送開
始信号を無効にする転送開始信号無効手段、 を備えているデータ衝突防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163738A JPH0830548A (ja) | 1994-07-15 | 1994-07-15 | データ衝突防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6163738A JPH0830548A (ja) | 1994-07-15 | 1994-07-15 | データ衝突防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830548A true JPH0830548A (ja) | 1996-02-02 |
Family
ID=15779742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163738A Pending JPH0830548A (ja) | 1994-07-15 | 1994-07-15 | データ衝突防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830548A (ja) |
-
1994
- 1994-07-15 JP JP6163738A patent/JPH0830548A/ja active Pending
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