JPH08305545A - メモリ状態検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ容量の増大に伴う回路規模の増加を抑
えることができるメモリ状態検出回路を提供する。 【構成】 データを読み書きするためのメモリ１、メモ
リ１にライトアドレスを与えるライトアドレスカウンタ
２及びリードアドレスを与えるリードアドレスカウンタ
３、ライトアドレスとリードアドレスとの一致を検出す
るコンパレータ４、ライトアドレスカウンタ２及びリー
ドアドレスカウンタ３の周回をそれぞれカウントするラ
イトサイクルカウンタ５及びリードサイクルカウンタ
６、並びにコンパレータ４、ライトサイクルカウンタ
５、及びリードサイクルカウンタ６の出力に基づいてメ
モリ１のフル状態またはエンプティ状態を判定する判定
回路７から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ状態検出回路に
関し、特に、デジタル伝送装置に使用される速度変換、
多重化変換あるいはゆらぎ吸収用のバッファメモリなど
のメモリ状態検出回路に関するものである。

【０００２】

【従来の技術】例えばデジタル伝送装置では、データの
バッファメモリへの書き込む速度と読み出し速度とを制
御することで、信号系の速度変化、あるいは書き込み配
列や読み出し配列を調整し、これにより、信号系の多重
化列の変換、あるいはＡＴＭ（非同期転送モード、以下
同じ）とＳＴＭ（同期転送モード、以下同じ）との間の
交換の際のセルのゆらぎを吸収するようにしている。

【０００３】これらの場合において、バッファメモリの
書き込みと読み出しとの間に速度差があると、バッファ
メモリ内のデータはその滞留量が増減する。従って、速
度差によってはバッファメモリがフル（満杯）状態にな
ったり、あるいはエンプティ（空）状態になることが起
きる。このため、バッファ内の状態を常時監視する必要
がある。

【０００４】この種のメモリ状態検出回路に関する従来
技術としては、例えば特開平４−３７３２５１号公報が
ある。この公報には、バッファメモリに１ライン書き込
む毎にカウントアップされ且つ１ライン読み出す毎にカ
ウントダウンされるラインカウンタ（アップダウンカウ
ンタ）、このラインカウンタの値と”０”とを比較して
一致したときにエンプティ信号を発生する第１のコンパ
レータ、並びに上記ラインカウンタの値とバッファメモ
リの最大ライン数とを比較して一致したときにフル信号
を発生する第２のコンパレータなどからなる形式の、バ
ッファメモリ制御回路が記載されている。

【０００５】このバッファメモリ制御回路においては、
ラインカウンタの値が”０”である場合には、バッファ
メモリにおけるライト量とリード量とが同じであって、
書き込んだデータは全て読み出したことになり、即ちバ
ッファメモリがエンプティ状態となる。また、ラインカ
ウンタの値がバッファメモリの最大ラインと等しい場合
には、バッファメモリにおけるライト量がリード量より
バッファメモリの容量分だけ多いことになり、即ちバッ
ファメモリがフル状態となる。そして、第１のコンパレ
ータにおいてラインカウンタの値と”０”とを比較して
バッファメモリのエンプティ状態を、また第２のコンパ
レータにおいてラインカウンタの値とバッファメモリの
最大ライン数とを比較してバッファメモリのフル状態
を、それぞれ検出するようにしている。

【０００６】更に、上記の公報には、他のバッファメモ
リ制御回路として、バッファメモリと同じメモリ容量を
有し、バッファメモリの最終アドレスの次にアクセスす
るアドレスを仮想的に提供する仮想バッファメモリを想
定し、また、この仮想メモリをバッファメモリに連続さ
せたメモリ平面において１ライン書き込む毎にカウント
アップされるライトアドレスカウンタ、１ライン読み出
す毎にカウントアップされるリードアドレスカウンタ、
これらライトアドレスカウントとリードアドレスカウン
タとが一致したときにエンプティ信号を発生する第１の
コンパレータ、ライトアドレスからリードアドレスを差
し引く減算器、並びに減算器での減算結果とバッファメ
モリの最大ライン数とを比較してフル信号を発生する第
２のコンパレータからなる形式のものも記載されてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
技術においては、上記いずれの形式の場合でも、エンプ
ティとフルの検出を２つのコンパレータで行っている。
特に後者の形式の場合には、更にフル状態の検出に減算
器も使用している。そして、これら従来の回路構成の場
合には、バッファメモリの容量が大きくなるに伴って、
コンパレータにおける比較ビット数の増大、並びに減算
器における演算ビットの増大が起きる結果、回路規模が
大きくなり易いという問題があった。本発明の課題は、
上記問題点に鑑み、メモリ容量の増大に伴う回路規模の
増加を抑えることができるメモリ状態検出回路を提供す
ることにある。

【０００８】

【課題を解決するための手段】本発明のメモリ状態検出
回路は、データを読み書きするメモリのフル状態やエン
プティ状態を検出するためのメモリ状態検出回路におい
て、前記メモリにライトアドレスを与えるライトアドレ
スカウンタ手段、前記メモリにリードアドレスを与える
リードアドレスカウンタ手段、前記ライトアドレスと前
記リードアドレスの一致を検出するコンパレータ手段、
前記ライトアドレスカウンタ手段及び前記リードアドレ
スカウンタ手段のカウンタキャリーを入力して各カウン
タ手段の周回をそれぞれカウントする周回カウント手
段、並びに前記ライトサイクルカウンタ手段、前記リー
ドサイクルカウンタ手段、及び前記コンパレータ手段の
出力に基づいて前記メモリのフル状態またはエンプティ
状態を判定する判定手段を有して構成される。

【０００９】この構成において、判定手段は、例えば、
コンパレター手段からの一致検出出力がある状態におい
て、ライトサイクルカウンタ手段とリードサイクルカウ
ンタ手段の出力が等しい場合にはフル状態、異なる場合
にはエンプティ状態と判定する。

【００１０】また、ライトサイクルカウンタ手段、リー
ドサイクルカウンタ手段は、例えば、ライトアドレスカ
ウンタ手段、リードアドレスカウンタ手段が１周する毎
に”０”から”１”、または”０”から”１”となるサ
イクルカウンタからそれぞれ構成される。または、ライ
トサイクルカウンタ手段、リードサイクルカウンタ手段
は、ライトアドレスカウンタ手段、リードアドレスカウ
ンタ手段の最上位ビットを用いて構成される。

【００１１】

【作用】メモリがフル状態またはエンプティ状態の場合
には、メモリにおけるライトアドレスとリードアドレス
は一致している。つまり、メモリ１周分だけライトが先
行していればフル状態であり、リードがライトに追い付
いていればエンプティ状態であると容易に判定すること
ができる。そこで本発明では、このような周回の判定を
上記の各サイクルカウンタ手段により行う。そして、判
定手段は、ライトアドレスとリードアドレスとが一致し
た場合において、ライトサイクルカウンタ手段とリード
サイクルカウンタ手段のカウントが不一致であればフル
状態と、またライトサイクルカウンタ手段とリードサイ
クルカウンタ手段のカウントが一致した場合にはエンプ
ティ状態と、それぞれ判定する。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るメモリ状
態検出回路を示したブロック図である。このメモリ状態
検出回路は、メモリ１、ライトアドレスカウンタ２、リ
ードアドレスカウンタ３、コンパレータ４、ライトサイ
クルカウンタ５、リードサイクルカウンタ６、並びに判
定回路７から構成される。

【００１３】メモリ１は、データを読み書きするための
例えばバッファメモリである。ライトアドレスカウンタ
２は、ライトクロックのタイミングでメモリ１にｎビッ
トのライトアドレスを与える。リードアドレスカウンタ
３は、リードクロックのタイミングでメモリ１にｎビッ
トのリードアドレスを与える。コンパレータ４は、ライ
トアドレスカウンタ２からのｎビットのライトアドレス
と、リードアドレスカウンタ３からのｎビットのリード
アドレスとの一致を検出して一致検出出力をする。

【００１４】ライトサイクルカウンタンタ５は、１ビッ
トのカウンタであり、ライトアドレスカウンタ２のカウ
ンタキャリーを入力し、ライトアドレスカウンタ２の周
回をカウントする。つまり、ライトアドレスカウンタ２
のカウンタキャリーによりカウント動作を行い、”０”
→”１”→”０”→”１”…の値をとる。リードサイク
ルカウンタ６も、１ビットのカウンタであり、リードア
ドレスカウンタ３のカウンタキャリーを入力し、リード
アドレスカウンタ３の周回をカウントする。そして、上
記と同様に、リードアドレスカウンタ３のカウンタキャ
リーによりカウント動作を行い、”０”→”１”→”
０”→”１”…の値をとる。

【００１５】判定回路７は、ライトサイクルカウンタ
５、リードサイクルカウンタ６、並びに、コンパレータ
４の出力に基づいて、メモリ１のフル状態またはエンプ
ティ状態を判定するものである。この判定回路７は、具
体的には例えば、ライトサイクルカウンタ５の出力とリ
ードサイクルカウンタ６の出力との排他論理和をとる２
入力のＥＸＯＲ回路、並びにこのＥＸＯＲ回路の出力と
コンパレータ４からの一致検出出力との論理積をとるＡ
ＮＤ回路から構成される。

【００１６】次に、実施例のメモリ状態検出回路の動作
を、図２および図３に示したフル状態とエンプティ状態
のパターン例にとって説明する。なお、図２はエンプテ
ィパターンを、図３はフルパターンを、それぞれ示した
ものである。

【００１７】図２（ａ）において、ライトアドレス（Ｗ
ＡＤＲ）とリードアドレス（ＲＡＤＲ）とが”０”で一
致して、ライトサイクルカウンタ（ｗｃ）５とリードサ
イクルカウンタ（ｒｃ）６が共に”０”である場合であ
り、これは初期状態と一緒である。また、図２（ｂ）
は、ライトがアドレスｍまで進み、リードが後から追い
付いた状態である。図２（ｃ）は、更にライトがメモリ
の最大アドレスまで進み、リードが追い付いた状態であ
る。また、図２（ｄ）は、ライトが１つ進んで再びアド
レス０になった状態である。このとき、ライトサイクル
カウンタ５は”０”→”１”となり、リードも１つ進ん
でアドレス０に戻り、リードサイクルカウンタ６も”
０”→”１”となっている。図２（ｅ）は、図２（ｂ）
と同様に、ライトがアドレスｎまで進んでリードが追い
付き、ライトサイクルカウンタ５とリードサイクルカウ
ンタ６がともに”１”である状態である。また、図２
（ｆ）は、図２（ｃ）と同様に、ライトアドレスとリー
ドアドレスがメモリの最大アドレスで一致した状態であ
る。そして、これらの状態はすべてライトが先行し、そ
れにリードが追い付いたものであり、書き込んだデータ
の全てを読み出したことになるので、エンプティ状態で
ある。

【００１８】また、図３（ａ）は、ライトのみが発生
し、ライトアドレスがメモリ上を１周して再びアドレス
０となってリードアドレスと一致した場合である。この
場合には、ライトサイクルカウンタ５が”０”→”１”
となっており、またリードサイクルカウンタ６は”０”
のままである。これは、リードが１度も行われず、ライ
トのみがメモリ１を１周しているので、メモリ１はその
全ての領域にデータが書かれてフル状態となる。

【００１９】図３（ｂ）は、図３（ａ）の状態からリー
ドがアドレスｍまで進んだ後、ライトがリードに追い付
いた状態である。そして、この場合には、図３（ａ）か
らリードした分だけ更にライトがされて、メモリ１はフ
ル状態となる。また、図３（ｃ）は、リードが更に進ん
でメモリの最大アドレスになった後、ライトが追い付い
た状態である。図３（ｄ）は、リードが１つ進んでアド
レス０に戻り、リードサイクルカウンタ６が”０”→”
１”になった後、ライトも１つ進んでアドレス０に戻っ
た状態である。このとき、ライトサイクルカウンタ５
は”１”→”０”になっている。また、図３（ｅ）、
（ｆ）は、それぞれ図３（ｂ）、（ｃ）と同じ状態を示
している。但し、ライトサイクルカウンタ５とリードサ
イクルカウンタ６の周回は２周目である。

【００２０】以上のパターン例から分かるように、メモ
リ１がフルのときには、エンプティのときと同様に、ラ
イトアドレスとリードアドレスは一致している。そし
て、フルとエンプティの違いは、ライトアドレスカウン
タ２がリードアドレスカウンタ３に対して１周先行して
いればフル、同一周回であればエンプティであることが
分かる。

【００２１】ここで、ライトがリードに対して２周先行
することは、システム動作上はあり得ないことである。
つまり、２周先行したということは、１周目に書いたデ
ータ上に新たに上書きしてしまったことになる。よっ
て、周回のカウントとしては、１ビットあれば良いこと
になり、ライトサイクルカウンタ５とリードサイクルカ
ウンタ６はそれぞれ１ビットで足りる。

【００２２】また、メモリ１がフル状態であるか、ある
いはエンプティ状態であるかの判定は、コンパレータ４
からの出力に基づくライトアドレスとリードアドレスと
の一致の判定に加えて、ライトアドレスが１周先行して
いるか同一周回であるかにより判定することができる。

【００２３】そして、これは、ライトサイクルカウンタ
５とリードサイクルカウンタ６の一致、不一致により、
判定回路７において判定することができる。即ち、ライ
トサイクルカウンタ５とリードサイクルカウンタ６とが
不一致、例えばライトサイクルカウンタ５が”１”でリ
ードサイクルカウンタ６が”０”、またはその逆であれ
ば、ライトが先行しており、従ってメモリ１がフル状態
であると判定することができる。また、ライトサイクル
カウンタ５とリードサイクルカウンタ６とが一致、例え
ばライトサイクルカウンタ５，６がともに”１”また
は”０”であれば、両カウンタは同一周回であり、従っ
てメモリ１がエンプティ状態であると判定できる。

【００２４】以上のように構成される実施例のメモリ状
態検出回路において、判定回路は、上記の通り、２入力
のＥＸＯＲ回路とＡＮＤ回路とで実現でき、その回路規
模は非常に小さくて済む。また、上記した従来例におい
て、アップダウンカウンタ、並びにアップダウンカウン
タの値とメモリの最大ラインとを比較するための第２の
コンパレータを削減することができる。更に、従来例の
他の形式で用いている減算器も不要となる。この結果、
本発明の実施例では、メモリ容量の増大に伴う回路規模
の増加を抑えることができる。

【００２５】なお、本発明を各実施例を用いて説明した
が、本発明は上記実施例に限定されず、種々の異なる態
様での実施が可能である。例えば、上記の実施例ではラ
イトアドレスカウンタおよびリードアドレスカウンタの
周回をそれぞれライトサイクルカウンタとリードサイク
ルカウンタを用いてカウントする構成としたが、各アド
レスカウンタにおける余ったビットを用いてこれらアド
レスカウンタの周回をカウントする構成としても良い。
例えば、実施例においてメモリ１のアドレス量が２n で
あれば、各アドレスカウンタをｎ＋１ビットのもので構
成し、また各アドレスカウンタの最上位ビットによりア
ドレスカウンタの周回をカウントし、このカウント結果
を判定回路に入力する構成とすれば良い。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、メモリ容量が増大した場合でも回路規模の増
加を小さく抑えることができるメモリ状態検出回路を提
供することができる。

【図面の簡単な説明】

【図１】本発明のメモリ状態検出回路の実施例を示した
ブロック図である。

【図２】実施例におけるフル状態のパターン例の説明図
である。

【図３】実施例におけるエンプティ状態のパターン例の
説明図である。

【符号の説明】

１ メモリ ２ ライトアドレスカウンタ ３ リードアドレスカウンタ ４ コンパレータ ５ ライトサイクルカウンタ ６ リードサイクルカウンタ ７ 判定回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを読み書きするメモリのフル状態
   やエンプティ状態を検出するためのメモリ状態検出回路
   において、 前記メモリにライトアドレスを与えるライトアドレスカ
   ウンタ手段、 前記メモリにリードアドレスを与えるリードアドレスカ
   ウンタ手段、 前記ライトアドレスと前記リードアドレスの一致を検出
   するコンパレータ手段、 前記ライトアドレスカウンタ手段及び前記リードアドレ
   スカウンタ手段のカウンタキャリーを入力して各カウン
   タ手段の周回をそれぞれカウントする周回カウント手
   段、並びに、 前記ライトサイクルカウンタ手段、前記リードサイクル
   カウンタ手段、及び前記コンパレータ手段の出力に基づ
   いて前記メモリのフル状態またはエンプティ状態を判定
   する判定手段を有することを特徴とするメモリ状態検出
   回路。
2. 【請求項２】 前記判定手段は、前記コンパレター手段
   からの一致検出出力がある状態において、前記ライトサ
   イクルカウンタ手段と前記リードサイクルカウンタ手段
   の出力が等しい場合にはフル状態と判定し、前記出力が
   異なる場合にはエンプティ状態と判定することを特徴と
   する請求項１記載のメモリ状態検出回路。
3. 【請求項３】 前記ライトサイクルカウンタ手段、前記
   リードサイクルカウンタ手段が、前記ライトアドレスカ
   ウンタ手段、前記リードアドレスカウンタ手段が１周す
   る毎に”０”から”１”、または”０”から”１”とな
   るサイクルカウンタからそれぞれ構成されることを特徴
   とする請求項１記載のメモリ状態検出回路。
4. 【請求項４】 前記ライトサイクルカウンタ手段、前記
   リードサイクルカウンタ手段が、前記ライトアドレスカ
   ウンタ手段、前記リードアドレスカウンタ手段の最上位
   ビットを用いて構成されることを特徴とする請求項１記
   載のメモリ状態検出回路。