JPH08306780A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08306780A
JPH08306780A JP7113268A JP11326895A JPH08306780A JP H08306780 A JPH08306780 A JP H08306780A JP 7113268 A JP7113268 A JP 7113268A JP 11326895 A JP11326895 A JP 11326895A JP H08306780 A JPH08306780 A JP H08306780A
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insulating film
forming
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lower layer
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JP7113268A
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Takeshi Sunada
武 砂田
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Abstract

(57)【要約】 【目的】埋め込み配線構造を有する多層配線における上
層配線と下層配線とをビアホール配線を介して接続する
際、下層配線の側部の絶縁膜部に細溝が生じないように
し、上層配線と下層配線との接触面積の減少を抑制す
る。 【構成】半導体基板１０上に第１絶縁膜１１および第２
絶縁膜１２を順次形成して下層配線溝を形成した後に下
層配線溝内に下層配線１４材料を埋め込む工程と、基板
上全面に第１層間絶縁膜１６および第２層間絶縁膜１７
を順次形成して第２層間絶縁膜に上層配線溝１８を形成
した後に第１層間絶縁膜にビアホール２０を形成し、上
層配線溝内およびビアホール内に上層配線２１材料を埋
め込む工程とを具備し、ビアホール形成時の異方性エッ
チングのレートとして第１層間絶縁膜を第２絶縁膜、第
２層間絶縁膜の１０倍以上に設定することを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に半導体基板内に埋め込み配線を有する多層
配線における上層配線と下層配線とをビアホール内部の
埋め込み配線を介して接続する方法に関する。
【０００２】
【従来の技術】図４（ａ）乃至（ｇ）は、半導体集積回
路（ＩＣ）の製造に際して基板内に埋め込み配線を有す
る多層配線を形成する工程の従来例を示している。ま
ず、図４（ａ）に示すように半導体基板４０上に例えば
ＣＶＤ法（化学的気相成長法）により第１絶縁膜４１を
形成した後、リソグラフィ技術と異方性エッチング（例
えばＲＩＥ；反応性イオンエッチング）技術を用いて上
記第１絶縁膜４１に下層配線溝を形成する。次に、基板
上全面に下層配線材料を形成した後、前記下層配線溝内
に埋め込まれている下層配線４２を残すようにＣＭＰ法
（化学機械研磨法）により第１絶縁膜４１上の下層配線
材料を除去する。
【０００３】次に、図４（ｂ）に示すように基板上全面
に層間絶縁膜４３を形成した後、リソグラフィ技術とＲ
ＩＥ技術を用いて、図４（ｃ）に示すように層間絶縁膜
４３に上層配線溝４５を形成する。なお、図４（ｃ）
中、４４は上層配線溝４５を形成する際のエッチングマ
スクであるレジストパターンである。
【０００４】次に、上記レジストパターン４４を除去し
た後、リソグラフィ技術とＲＩＥ技術を用いて、図４
（ｄ）および（ｅ）に示すように前記層間絶縁膜４３の
うちで上層配線と下層配線とを接続する部分にビアホー
ル４７を形成する。なお、図４（ｄ）および（ｅ）中、
４６はビアホールを形成する際のエッチングマスクであ
るレジストパターンである。
【０００５】次に、上記レジストパターン４６を除去し
た後、図４（ｆ）および（ｇ）に示すように、基板上全
面に上層配線４８材料を形成した後、上層配線溝４５内
およびビアホール４７内に埋め込まれている上層配線４
８を残すようにＣＭＰ法により層間絶縁膜４３上の上層
配線材料を除去する。
【０００６】ところで、上記したような従来の工程にお
いて、図４（ｃ）に示すように上層配線溝４５を形成す
る際に生じるレジストパターニンング時の合わせずれ
と、図４（ｅ）に示すようにビアホール４７を形成する
際に生じるレジストパターニンング時の合わせずれと
が、それぞれ同一方向に発生した場合を考える。
【０００７】この場合には、ビアホール形成に伴うオー
バーエッチング時に、下層配線４２の側部の第１絶縁膜
部４１がエッチングされてしまい、第１絶縁膜４１部に
細溝４９が生じてしまう。上記細溝４９は、前記したよ
うな２つの合わせずれの量が合計された０．１〜０．２
μｍ程度であり、非常に狭いので、前記したような上層
配線４８材料を形成する際に十分に埋め込むことが困難
である。
【０００８】また、上記したようなパターニンング時の
合わせずれによる細溝４９が生じた場合には、ビアホー
ル４７内での上層配線４８と下層配線４２との接触面積
が小さくなるので、いわゆるビアホール抵抗が上昇し、
ＩＣに形成されるデバイスの動作速度に悪影響を与え、
製造歩留りの低下、デバイスの信頼性の低下などが生じ
る。
【０００９】
【発明が解決しようとする課題】上記したように半導体
基板内に埋め込み配線を有する多層配線における上層配
線と下層配線とをビアホール内部の埋め込み配線を介し
て接続する際、上層配線溝を形成する際に生じるレジス
トパターニンング時の合わせずれとビアホールを形成す
る際に生じるレジストパターニンング時の合わせずれと
が同一方向に発生した場合、従来の半導体装置の製造方
法では、下層配線の側部の絶縁膜部に細溝が生じたり、
上層配線と下層配線との接触面積が小さくなるという問
題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板内に埋め込み配線を有する多層配
線における上層配線と下層配線とをビアホール内部の埋
め込み配線を介して接続する際、下層配線の側部の絶縁
膜部に細溝が生じたり、上層配線と下層配線との接触面
積が小さくなることを防止し得る半導体装置の製造方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１絶縁膜および第２絶縁膜
を順次形成した後、リソグラフィ技術と異方性エッチン
グ技術を用いて上記第２絶縁膜および第１絶縁膜に下層
配線溝を形成する工程と、基板上全面に下層配線材料を
形成した後、前記下層配線溝内に埋め込まれている下層
配線材料を残すように化学機械研磨法により前記第２絶
縁膜上の下層配線材料を除去する工程と、基板上全面に
第１層間絶縁膜および第２層間絶縁膜を順次形成した
後、リソグラフィ技術と異方性エッチング技術を用いて
前記第２層間絶縁膜に上層配線溝を形成する工程と、リ
ソグラフィ技術と異方性エッチング技術を用いて前記第
１層間絶縁膜のうちで上層配線と下層配線とを接続する
部分にビアホールを形成する工程と、基板上全面に上層
配線材料を形成した後に前記上層配線溝内およびビアホ
ール内に埋め込まれている上層配線材料を残すように化
学機械研磨法により前記第２層間絶縁膜上の上層配線材
料を除去する工程とを具備し、前記ビアホール形成時の
異方性エッチングにおける第１層間絶縁膜のエッチング
レートを前記第２絶縁膜、第２層間絶縁膜のエッチング
レートの１０倍以上に設定することを特徴とする。
【００１２】さらに、前記ビアホール形成用のレジスト
パターンの開口径を、前記上層配線溝の幅と上層配線溝
成用のレジストパターニンング時の合わせずれ量と前記
ビアホール形成用のレジストパターニンング時の合わせ
ずれ量とを合わせた長さに設定することが望ましい。
【００１３】
【作用】ビアホール形成時の異方性エッチングに際し
て、第１層間絶縁膜のエッチングレートを第２絶縁膜、
第２層間絶縁膜のエッチングレートの１０倍以上に設定
している。このように設定すれば、ビアホール形成時の
パターニンングの合わせずれが上層配線溝形成時のパタ
ーニンングの合わせずれと同一方向に発生した場合に、
合わせずれによるオーバーオーバーエッチングが生じて
も第２絶縁膜部がエッチングストッパーとなるので、下
層配線の側部に細溝が生じることを防止し、配線の信頼
性を向上させることができる。
【００１４】また、ビアホール形成用のレジストパター
ンの開口径が、上層配線溝形成用のレジストパターニン
ング時の合わせずれ量と、ビアホール形成用のレジスト
パターニンング時の合わせずれ量とを含むように設定す
ることにより、上層配線幅とビアホールの開口径とを同
じサイズに形成でき、ビアホールを上層配線直下にセル
フアラインにより配置することができる。
【００１５】従って、上記パターニンングの合わせずれ
によるビアホール内での上層配線と下層配線との接触面
積の減少を最小限に抑制することが可能になる。換言す
れば、従来例で生じていたような上層配線と下層配線と
の接触面積が小さくなってビアホール抵抗が上昇し、デ
バイスの動作速度に悪影響を与え、製造歩留りの低下、
デバイスの信頼性の低下などが生じるという問題の発生
を防止できる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｇ）は、本発明の第１実
施例に係るＩＣの製造方法において、基板内に埋め込み
配線を有する多層配線を形成する工程を示している。
【００１７】まず、図１（ａ）に示すように半導体基板
１０上に例えばＣＶＤ法により第１絶縁膜１１および第
２絶縁膜１２を順次堆積して積層構造を持つように形成
した後、リソグラフィ技術と異方性エッチング（例えば
ＲＩＥ）技術を用いて上記第２絶縁膜１２および第１絶
縁膜１１に下層配線溝を形成する。
【００１８】次に、基板上全面にＰＶＤ（物理的蒸着）
法により下層配線材料（例えば金属配線材料）１４を堆
積した後、下層配線１４材料を溶融させることにより下
層配線溝内に埋め込む。この後、下層配線溝１３内に埋
め込まれている下層配線１４を残すようにＣＭＰ法によ
り第２絶縁膜１２上の下層配線材料を除去する（つま
り、第２絶縁膜１２をＣＭＰのストッパー材とし、その
表面まで下層配線材料の研磨を行う）。これにより、下
層配線１４の厚さが、第２絶縁膜１２の厚さおよび第１
絶縁膜１１の厚さの和と同じになる。
【００１９】次に、図１（ｂ）に示すように基板上全面
に第１層間絶縁膜１５および第２層間絶縁膜１６を順次
堆積して積層構造を持つように形成した後、リソグラフ
ィ技術とＲＩＥ技術を用いて、図１（ｃ）に示すように
第２層間絶縁膜１６に上層配線溝１８を形成する。な
お、図１（ｃ）中、１７は上層配線溝を形成する際のエ
ッチングマスクであるレジストパターンである。
【００２０】次に、上記レジストパターン１７を除去し
た後、リソグラフィ技術とＲＩＥ技術を用いて、図１
（ｄ）および（ｅ）に示すように第１層間絶縁膜１５の
うちで上層配線と下層配線とを接続する部分にビアホー
ル２０を形成する。なお、図１（ｄ）および（ｅ）中、
１９はビアホール２０を形成する際のエッチングマスク
であるレジストパターンである。
【００２１】この場合、前記第１絶縁膜１１および第１
層間絶縁膜１５として例えばＳｉＯ膜あるいは現在多用
されている酸化膜の一種であるＴＥＯＳ（テトラ・エト
キシ・シラン）膜を使用し、第２絶縁膜１２および第２
層間絶縁膜１６として例えばＳｉＮ膜を使用することに
より、上記ビアホール形成時のＲＩＥにおける第１層間
絶縁膜１５のエッチングレートを第２絶縁膜１２、第２
層間絶縁膜１６のエッチングレートの１０倍以上（現実
には１５〜２０程度）に設定できる。
【００２２】また、図２（ａ）、（ｂ）に示すように、
上記ビアホール形成用のレジストパターン１９の開口部
１９ａの径（配線溝の長手方向と直交する方向の長さ）
を、前記上層配線溝１８の幅Ｗと、上層配線溝形成用の
レジストパターニンング時の上層配線溝との合わせずれ
量Ｍａと、ビアホール形成用のレジストパターニンング
時の上層配線溝との合わせずれ量Ｍｂとを合わせた長さ
を含む値（本例では同じ値）に設定しておく。
【００２３】なお、図２（ａ）、（ｂ）は、上記合わせ
ずれ量Ｍａと合わせずれ量Ｍｂとが同一方向に発生した
場合を示している。次に、図１（ｆ）および（ｇ）に示
すように、基板上全面にＰＶＤ法により上層配線２１材
料（例えば金属配線材料）を堆積した後、上層配線材料
を溶融させることにより上層配線溝１８内に埋め込む。
この後、上層配線溝１８内およびビアホール２０内に埋
め込まれている上層配線２１を残すようにＣＭＰ法によ
り第２層間絶縁膜１６上の上層配線材料を除去する（つ
まり、第２層間絶縁膜１６をＣＭＰのストッパー材と
し、その表面まで上層配線材料の研磨を行う）。これに
より、上層配線２１の厚さが第２層間絶縁膜１６の厚さ
と同じになる。
【００２４】なお、前記下層配線１４材料の堆積・溶融
を高温により一工程で行うことも、上層配線２１材料の
堆積・溶融を高温により一工程で行うことも可能であ
る。上記実施例においては、ビアホール形成時のＲＩＥ
に際して、第１層間絶縁膜１５のエッチングレートを第
２絶縁膜１２、第２層間絶縁膜１６のエッチングレート
の１０倍以上（現実には１５〜２０程度）に設定してい
る。
【００２５】このように設定すれば、図２（ａ）、
（ｂ）に示したようにビアホール形成時のパターニンン
グの合わせずれＭｂが上層配線溝形成時のパターニンン
グの合わせずれＭａと同一方向に発生した場合に、合わ
せずれによるオーバーオーバーエッチングが例えば３０
％程度生じても第２絶縁膜１２がエッチングストッパー
となるので、下層配線１４の側部に細溝が生じることを
防止し、配線の信頼性を向上させることができる。
【００２６】また、ビアホール形成用のレジストパター
ンの開口径が、上層配線溝形成用のレジストパターニン
ング時の合わせずれ量Ｍａと、ビアホール形成用のレジ
ストパターニンング時の合わせずれ量Ｍｂとを含んでい
るので、上層配線２１の幅とビアホール２０の開口径と
を同じサイズに形成でき、ビアホール２０を上層配線２
１の直下にセルフアラインにより配置することができ
る。
【００２７】従って、上記パターニンングの合わせずれ
によるビアホール内での上層配線と下層配線との接触面
積の減少を最小限（上層配線溝形成用のレジストパター
ニンング時の合わせずれ量Ｍａ以下）に抑制することが
可能になる。
【００２８】換言すれば、従来例で生じていたような上
層配線と下層配線との接触面積が小さくなってビアホー
ル抵抗が上昇し、デバイスの動作速度に悪影響を与え、
製造歩留りの低下、デバイスの信頼性の低下などが生じ
るという問題の発生を防止することができる。因みに、
上記実施例によれば、形成されるデバイスの動作速度へ
の悪影響を軽減できるので、歩留りを２〜５％程度向上
させることができる。
【００２９】図３（ａ）および（ｂ）は、本発明の第２
実施例に係る多層配線の形成工程において、複数個のビ
アホールを一定間隔の配列で同時に形成する場合を示す
平面図および断面図である。
【００３０】図３において、１０は半導体基板、１１は
第１絶縁膜、１２は第２絶縁膜、１４は下層配線材料、
１５は第１層間絶縁膜、１６は第２層間絶縁膜、１８は
上層配線溝、１９はビアホール形成用のレジストパター
ン、２０はビアホールである。 即ち、第２実施例で
は、前述した第１実施例において下層配線溝を形成する
際、複数個の下層配線溝を一定間隔の配列で同時に形成
し、上層配線溝を形成する際、複数個の上層配線溝を一
定間隔の配列で同時に形成し、ビアホールを形成する
際、上記一定間隔の配列で形成されている各上層配線溝
の底部から前記一定間隔の配列で形成されている各下層
配線溝内に埋め込まれている下層配線にそれぞれ達する
複数個のビアホールを同時に形成する。この場合、上記
ビアホールを形成する際、ビアホール形成用のレジスト
パターンの開口径を、前記複数個配列された上層配線溝
の領域の幅と上層配線溝成用のレジストパターニンング
時の合わせずれ量と前記ビアホール形成用のレジストパ
ターニンング時の合わせずれ量とを合わせた長さに設定
する。
【００３１】上記第２実施例でも、前述した第１実施例
と同様に、ビアホール形成時のパターニンングの合わせ
ずれが上層配線溝形成時のパターニンングの合わせずれ
と同一方向に発生した場合に、合わせずれによるオーバ
ーオーバーエッチングが生じても第２絶縁膜１２がエッ
チングストッパーとなるので、下層配線１４の側部に細
溝が生じることを防止し、配線の信頼性を向上させるこ
とができる。
【００３２】また、ビアホール形成用のレジストパター
ンの開口径が、上層配線溝形成用のレジストパターニン
ング時の合わせずれ量と、ビアホール形成用のレジスト
パターニンング時の合わせずれ量とを含んでいるので、
各対応する上層配線２１の幅とビアホール２０の開口径
とを同じサイズに形成でき、ビアホール２０を上層配線
２１の直下にセルフアラインにより配置することができ
る。
【００３３】このように複数個の下層配線溝を一定間隔
の配列で形成する場合にも下層配線１４の側部に細溝が
生じることを防止できるので、下層配線間隔が例えば１
ミクロン以下になって従来の製造方法の適用が困難にな
る場合でも本発明の製造方法を適用できるようになる。
【００３４】
【発明の効果】上述したように本発明によれば、半導体
基板内に埋め込み配線を有する多層配線における上層配
線と下層配線とをビアホール内部の埋め込み配線を介し
て接続する際、下層配線の側部の絶縁膜部に細溝が生じ
たり、上層配線と下層配線との接触面積が小さくなるこ
とを防止し得る半導体装置の製造方法を提供することが
できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の製造方
法において基板内に埋め込み配線を有する多層配線を形
成する工程を示す断面図。
【図２】図１中のビアホール形成工程におけるレジスト
パターンの開口径の設定方法を説明するために示す平面
図および基板断面図。
【図３】本発明の第２実施例に係る多層配線の形成工程
を示す平面図および断面図。
【図４】半導体装置の製造に際して基板内に埋め込み配
線を有する多層配線を形成する工程の従来例を示す断面
図。
【符号の説明】
１０…半導体基板、１１…第１絶縁膜、１２…第２絶縁
膜、１４…下層配線、１５…第１層間絶縁膜、１６…第
２層間絶縁膜、１７…上層配線溝、１７…上層配線溝形
成用のレジストパターン、１８…上層配線溝、１９…ビ
アホール形成用のレジストパターン、２０…ビアホー
ル、２１…上層配線。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１絶縁膜および第２絶
    縁膜を順次形成した後、リソグラフィ技術と異方性エッ
    チング技術を用いて上記第２絶縁膜および第１絶縁膜に
    下層配線溝を形成する工程と、 上記下層配線溝を形成した後の基板上の全面に下層配線
    材料を形成した後、前記下層配線溝内に埋め込まれてい
    る下層配線材料を残すように化学機械研磨法により前記
    第２絶縁膜上の下層配線材料を除去する工程と、 上記第２絶縁膜上の下層配線材料を除去した後の基板上
    の全面に第１層間絶縁膜および第２層間絶縁膜を順次形
    成した後、リソグラフィ技術と異方性エッチング技術を
    用いて前記第２層間絶縁膜に上層配線溝を形成する工程
    と、 リソグラフィ技術と異方性エッチング技術を用いて前記
    第１層間絶縁膜のうちで上層配線と下層配線とを接続す
    る部分にビアホールを形成する工程と、 上記ビアホールを形成を形成した後の基板上の全面に上
    層配線材料を形成した後に前記上層配線溝内およびビア
    ホール内に埋め込まれている上層配線材料を残すように
    化学機械研磨法により前記第２層間絶縁膜上の上層配線
    材料を除去する工程とを具備し、前記ビアホール形成時
    の異方性エッチングにおける第１層間絶縁膜のエッチン
    グレートを前記第２絶縁膜、第２層間絶縁膜のエッチン
    グレートの１０倍以上に設定することを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、さらに、 前記ビアホール形成用のレジストパターンの開口径を、
    前記上層配線溝の幅と上層配線溝成用のレジストパター
    ニンング時の合わせずれ量と前記ビアホール形成用のレ
    ジストパターニンング時の合わせずれ量とを合わせた長
    さに設定することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法に
    おいて、 前記下層配線溝を形成する際、複数個の下層配線溝を一
    定間隔の配列で同時に形成し、 前記上層配線溝を形成する際、複数個の上層配線溝を一
    定間隔の配列で同時に形成し、 前記ビアホールを形成する際、上記一定間隔の配列で形
    成されている各上層配線溝の底部から前記一定間隔の配
    列で形成されている各下層配線溝内に埋め込まれている
    下層配線にそれぞれ達する複数個のビアホールを同時に
    形成し、その際、前記ビアホール形成用のレジストパタ
    ーンの開口径を、前記複数個配列された上層配線溝の領
    域の幅と上層配線溝成用のレジストパターニンング時の
    合わせずれ量と前記ビアホール形成用のレジストパター
    ニンング時の合わせずれ量とを合わせた長さに設定する
    ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
    体装置の製造方法において、 前記第１絶縁膜および第１層間絶縁膜としてＳｉＯ膜あ
    るいはＴＥＯＳ膜を使用し、第２絶縁膜および第２層間
    絶縁膜としてＳｉＮ膜を使用することを特徴とする半導
    体装置の製造方法。
JP7113268A 1995-05-11 1995-05-11 半導体装置の製造方法 Pending JPH08306780A (ja)

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