JPH08306868A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08306868A JPH08306868A JP7125678A JP12567895A JPH08306868A JP H08306868 A JPH08306868 A JP H08306868A JP 7125678 A JP7125678 A JP 7125678A JP 12567895 A JP12567895 A JP 12567895A JP H08306868 A JPH08306868 A JP H08306868A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- output
- amplifier
- package
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/423—Shielding layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 半導体チップ内に形成された出力アンプの配
線容量を実効的に低減して、出力アンプの帯域を拡大す
る。 【構成】 半導体チップ１００はパッケージ２００内に
実装されており、半導体チップ内に形成された出力アン
プ（図示なし）の出力信号は外部回路３００のバッファ
アンプ１１の入力端子に入力されている。出力アンプか
らバッファアンプ１１に至る信号経路の内、出力アンプ
の出力端からチップ周辺部に形成された出力パッド１６
までの信号配線１２の下には、チップ内の他の回路に接
続されることのない遮蔽配線１３が形成されている。遮
蔽配線１３には、バッファアンプ１１の出力信号が入力
される。遮蔽配線１３には、信号配線１２と同相でほぼ
同レベルの信号が印加されるため、両配線間の容量は実
効的にゼロになる。
線容量を実効的に低減して、出力アンプの帯域を拡大す
る。 【構成】 半導体チップ１００はパッケージ２００内に
実装されており、半導体チップ内に形成された出力アン
プ（図示なし）の出力信号は外部回路３００のバッファ
アンプ１１の入力端子に入力されている。出力アンプか
らバッファアンプ１１に至る信号経路の内、出力アンプ
の出力端からチップ周辺部に形成された出力パッド１６
までの信号配線１２の下には、チップ内の他の回路に接
続されることのない遮蔽配線１３が形成されている。遮
蔽配線１３には、バッファアンプ１１の出力信号が入力
される。遮蔽配線１３には、信号配線１２と同相でほぼ
同レベルの信号が印加されるため、両配線間の容量は実
効的にゼロになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、外部回路のバッファアンプに接続されたオンチップ
出力アンプの負荷容量を実効的に低減せしめた半導体装
置に関するものである。
に、外部回路のバッファアンプに接続されたオンチップ
出力アンプの負荷容量を実効的に低減せしめた半導体装
置に関するものである。
【０００２】
【従来の技術】半導体装置において、半導体チップより
出力信号を外部に取り出すためには、外部回路とのイン
ピーダンスマッチングのためオンチップ上で何段かバッ
ファアンプを構成し、さらに外部にもバッファアンプを
何段か構成することが必要となる。すなわち、一旦オン
チップアンプで増幅を行った後、外部のバッファアンプ
でさらに増幅を行うこととなる。この場合、オンチップ
と外部回路との配線距離が長くなるため、オンチップ出
力アンプの最終段の負荷容量が大きくなるという問題が
ある。
出力信号を外部に取り出すためには、外部回路とのイン
ピーダンスマッチングのためオンチップ上で何段かバッ
ファアンプを構成し、さらに外部にもバッファアンプを
何段か構成することが必要となる。すなわち、一旦オン
チップアンプで増幅を行った後、外部のバッファアンプ
でさらに増幅を行うこととなる。この場合、オンチップ
と外部回路との配線距離が長くなるため、オンチップ出
力アンプの最終段の負荷容量が大きくなるという問題が
ある。
【０００３】出力アンプを有する半導体チップとして固
体撮像素子等の電荷結合素子（ＣＣＤ）を例に挙げて、
図４を参照して従来の半導体装置の出力回路について説
明する。固体撮像素子の形成された半導体チップ１００
は、パッケージ２００内に実装されており、半導体チッ
プ１００内の出力アンプ１は、外部回路３００内のバッ
ファアンプ１１に接続されている。
体撮像素子等の電荷結合素子（ＣＣＤ）を例に挙げて、
図４を参照して従来の半導体装置の出力回路について説
明する。固体撮像素子の形成された半導体チップ１００
は、パッケージ２００内に実装されており、半導体チッ
プ１００内の出力アンプ１は、外部回路３００内のバッ
ファアンプ１１に接続されている。
【０００４】出力アンプ１は、ＭＯＳトランジスタ３に
より構成されたソースフォロワを多段に（図示した例で
は３段）接続した構成となっている。半導体チップ１０
０内には、さらに、転送クロックφH の印加される転送
電極４、出力ゲート電圧ＶOGの印加される出力ゲート
５、出力アンプ１の初段の駆動トランジスタに接続され
たフローティングディフュージョン６、リセットパルス
φR が印加されるリセットゲート７、リセットドレイン
電圧ＶRDが印加されたリセットドレイン８を有するＣＣ
Ｄ２が形成されている。ここで、配線容量を少なくして
高速駆動を可能ならしめるために、フローティングディ
フュージョン６−出力アンプ１間の配線、および出力ア
ンプ内での段間の配線の配線長はできるだけ短くなるよ
うに考慮されている。
より構成されたソースフォロワを多段に（図示した例で
は３段）接続した構成となっている。半導体チップ１０
０内には、さらに、転送クロックφH の印加される転送
電極４、出力ゲート電圧ＶOGの印加される出力ゲート
５、出力アンプ１の初段の駆動トランジスタに接続され
たフローティングディフュージョン６、リセットパルス
φR が印加されるリセットゲート７、リセットドレイン
電圧ＶRDが印加されたリセットドレイン８を有するＣＣ
Ｄ２が形成されている。ここで、配線容量を少なくして
高速駆動を可能ならしめるために、フローティングディ
フュージョン６−出力アンプ１間の配線、および出力ア
ンプ内での段間の配線の配線長はできるだけ短くなるよ
うに考慮されている。
【０００５】図５（ａ）は、半導体チップの周辺部の状
態を、外部回路との接続状態とともに示した平面図であ
り、図５（ｂ）はそのＺ−Ｚ′線での断面図である。図
５（ａ）に示されるように、半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、各配線の端部には出力パッド１６と
接地パッド１７が形成されている。パッケージ２００内
には、ダイパッド１８が設けられており、その上に半導
体チップ１００がマウントされている。パッケージの外
周部にはパッケージ内信号配線２０およびパッケージ内
接地配線２１が形成されている。
態を、外部回路との接続状態とともに示した平面図であ
り、図５（ｂ）はそのＺ−Ｚ′線での断面図である。図
５（ａ）に示されるように、半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、各配線の端部には出力パッド１６と
接地パッド１７が形成されている。パッケージ２００内
には、ダイパッド１８が設けられており、その上に半導
体チップ１００がマウントされている。パッケージの外
周部にはパッケージ内信号配線２０およびパッケージ内
接地配線２１が形成されている。
【０００６】出力パッド１６とパッケージ内信号配線２
０との間、および接地パッド１７とパッケージ内接地配
線２１間はそれぞれボンディングワイヤ２２により接続
されている。図５（ｂ）に示されるように、信号配線１
２は、半導体基板２４上に第１層間絶縁膜２５を介して
形成されている。
０との間、および接地パッド１７とパッケージ内接地配
線２１間はそれぞれボンディングワイヤ２２により接続
されている。図５（ｂ）に示されるように、信号配線１
２は、半導体基板２４上に第１層間絶縁膜２５を介して
形成されている。
【０００７】出力アンプ１からバッファアンプ１１に至
る信号経路において、半導体チップ上においては、図５
（ｂ）に示されるように、信号配線１２は第１層間絶縁
膜２５を介して半導体基板２４と対向しているため、図
４に示されるように、出力アンプ１の出力端と出力パッ
ド１６との間には、オンチップ配線容量９が形成され
る。また、パッケージ端子部においては、ボンディング
ワイヤ２２およびパッケージ内信号配線２０と接地配線
等他の配線との間にパッケージ部配線容量１０が形成さ
れる。
る信号経路において、半導体チップ上においては、図５
（ｂ）に示されるように、信号配線１２は第１層間絶縁
膜２５を介して半導体基板２４と対向しているため、図
４に示されるように、出力アンプ１の出力端と出力パッ
ド１６との間には、オンチップ配線容量９が形成され
る。また、パッケージ端子部においては、ボンディング
ワイヤ２２およびパッケージ内信号配線２０と接地配線
等他の配線との間にパッケージ部配線容量１０が形成さ
れる。
【０００８】
【発明が解決しようとする課題】例えば、固体撮像素子
では高画素化が進められているため、出力アンプの高周
波側への帯域の拡大が求められている。しかし、上述し
た従来の半導体装置では、出力アンプの出力部にオンチ
ップ配線容量９およびパッケージ部配線容量１０がつく
ため、帯域の伸びが制限を受けていた。あるいは、帯域
を伸ばすために消費電力の増大を招いていた。
では高画素化が進められているため、出力アンプの高周
波側への帯域の拡大が求められている。しかし、上述し
た従来の半導体装置では、出力アンプの出力部にオンチ
ップ配線容量９およびパッケージ部配線容量１０がつく
ため、帯域の伸びが制限を受けていた。あるいは、帯域
を伸ばすために消費電力の増大を招いていた。
【０００９】本発明は、上述の点に対処してなされたも
のであって、その目的とするところは、出力アンプの出
力部での配線容量を低減し、出力アンプの帯域を拡大
し、半導体装置の高速駆動を可能ならしめることであ
る。あるいは、帯域の余裕分を消費電流の削減に割り当
てることができるようにすることである。
のであって、その目的とするところは、出力アンプの出
力部での配線容量を低減し、出力アンプの帯域を拡大
し、半導体装置の高速駆動を可能ならしめることであ
る。あるいは、帯域の余裕分を消費電流の削減に割り当
てることができるようにすることである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体チップ（１００）がパッケ
ージ（２００）内に搭載され、前記半導体チップ内に形
成された出力アンプ（１）の出力信号が外部回路（３０
０）のバッファアンプ（１１）に入力される半導体装置
において、前記出力アンプの出力端からパッド（１６）
部に至る配線（１２）の下層には当該半導体チップの内
部回路には接続されていない遮蔽配線（１３）が形成さ
れており、該遮蔽配線には前記バッファアンプの同相出
力端子が接続されていることを特徴とする半導体装置、
が提供される。
め、本発明によれば、半導体チップ（１００）がパッケ
ージ（２００）内に搭載され、前記半導体チップ内に形
成された出力アンプ（１）の出力信号が外部回路（３０
０）のバッファアンプ（１１）に入力される半導体装置
において、前記出力アンプの出力端からパッド（１６）
部に至る配線（１２）の下層には当該半導体チップの内
部回路には接続されていない遮蔽配線（１３）が形成さ
れており、該遮蔽配線には前記バッファアンプの同相出
力端子が接続されていることを特徴とする半導体装置、
が提供される。
【００１１】あるいは、半導体チップ（１００）がパッ
ケージ（２００）内に搭載され、前記半導体チップ内に
形成された出力アンプ（１）の出力信号が外部回路（３
００）のバッファアンプ（１１）に入力される半導体装
置において、前記出力アンプの出力信号を導出するため
のパッケージ内の信号配線（２０）の下層には前記バッ
ファアンプの同相出力端子に接続されたパッケージ内遮
蔽配線（２３）が形成されていることを特徴とする半導
体装置、が提供される。あるいは、上記二つの特徴を備
えた半導体装置が提供される。
ケージ（２００）内に搭載され、前記半導体チップ内に
形成された出力アンプ（１）の出力信号が外部回路（３
００）のバッファアンプ（１１）に入力される半導体装
置において、前記出力アンプの出力信号を導出するため
のパッケージ内の信号配線（２０）の下層には前記バッ
ファアンプの同相出力端子に接続されたパッケージ内遮
蔽配線（２３）が形成されていることを特徴とする半導
体装置、が提供される。あるいは、上記二つの特徴を備
えた半導体装置が提供される。
【００１２】
【作用】出力アンプの出力が導出される信号配線の下層
に遮蔽配線が配されたことにより、信号配線と半導体基
板間の容量結合が遮断され、両者間に容量が形成されな
くなり、代わりに信号配線と遮蔽配線との間に配線容量
が形成される。而して、本発明においては、遮蔽配線に
バッファアンプの同相出力信号が入力される。一般に、
バッファアンプには、エミッタフォロワのような、出力
信号が入力信号と同相でかつ振幅がほぼ等しくなる増幅
器が用いられる。したがって、この同相出力信号が遮蔽
配線に印加されるとき、信号配線と遮蔽配線とには、同
相でかつほぼ等しい振幅の信号が印加されることにな
る。この状態では、両配線間に配線容量が寄生していて
も実効的に容量を持たないことと等価になる。
に遮蔽配線が配されたことにより、信号配線と半導体基
板間の容量結合が遮断され、両者間に容量が形成されな
くなり、代わりに信号配線と遮蔽配線との間に配線容量
が形成される。而して、本発明においては、遮蔽配線に
バッファアンプの同相出力信号が入力される。一般に、
バッファアンプには、エミッタフォロワのような、出力
信号が入力信号と同相でかつ振幅がほぼ等しくなる増幅
器が用いられる。したがって、この同相出力信号が遮蔽
配線に印加されるとき、信号配線と遮蔽配線とには、同
相でかつほぼ等しい振幅の信号が印加されることにな
る。この状態では、両配線間に配線容量が寄生していて
も実効的に容量を持たないことと等価になる。
【００１３】一方、パッケージ内に遮蔽配線を形成した
ときには、パッケージ端子部の信号配線と他の配線やダ
イパッドとの間に形成される容量結合が遮蔽配線により
遮断されるため、パッケージ部の信号配線も他の配線と
の間に配線容量を持たずに遮蔽配線との間でのみ配線容
量を持つこととなる。そして、パッケージ内遮蔽配線に
端子部の信号配線と同相で同一振幅の信号が印加される
とき、この配線容量も実効的な意味を持たないようにな
る。したがって、本発明により、出力アンプの出力部で
の配線容量は実効的に低減され、その高周波での帯域の
拡大が可能になる。
ときには、パッケージ端子部の信号配線と他の配線やダ
イパッドとの間に形成される容量結合が遮蔽配線により
遮断されるため、パッケージ部の信号配線も他の配線と
の間に配線容量を持たずに遮蔽配線との間でのみ配線容
量を持つこととなる。そして、パッケージ内遮蔽配線に
端子部の信号配線と同相で同一振幅の信号が印加される
とき、この配線容量も実効的な意味を持たないようにな
る。したがって、本発明により、出力アンプの出力部で
の配線容量は実効的に低減され、その高周波での帯域の
拡大が可能になる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
等価回路図である。同図において、図４に示した従来例
の回路図と同等の部分には同一の参照番号が付されてい
るので重複する説明は省略するが、本発明の回路におい
ては、半導体チップ上の信号配線につくオンチップ配線
容量９がバッファアンプ１１の出力端子との間に形成さ
れる。これにより、オンチップ配線容量は実効的にゼロ
となる。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
等価回路図である。同図において、図４に示した従来例
の回路図と同等の部分には同一の参照番号が付されてい
るので重複する説明は省略するが、本発明の回路におい
ては、半導体チップ上の信号配線につくオンチップ配線
容量９がバッファアンプ１１の出力端子との間に形成さ
れる。これにより、オンチップ配線容量は実効的にゼロ
となる。
【００１５】図２（ａ）は、第１の実施例の半導体チッ
プ外周部付近の状態を示す外部回路との接続を含めて示
す平面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ′
線の断面図である。図２（ａ）に示されるように、半導
体チップ１００は、パッケージ２００に形成されたダイ
パッド１８上に搭載されている。半導体チップ１００上
には出力アンプより導出された信号配線１２、接地配線
１４が形成されており、信号配線１２の下層には遮蔽配
線１３が形成されている。すなわち、図２（ｂ）に示さ
れるように、半導体基板２４上には、第１の層間絶縁膜
２５を介して遮蔽配線１３が形成され、さらにその上に
第２の層間絶縁膜２６を介して信号配線１２が形成され
ている。信号配線１２は、図の左方において出力アンプ
１の出力端に接続されている。一方、遮蔽配線１３は出
力アンプの近くまで敷設されるが、チップ内においてい
ずれの回路とも接続されることはない。
プ外周部付近の状態を示す外部回路との接続を含めて示
す平面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ′
線の断面図である。図２（ａ）に示されるように、半導
体チップ１００は、パッケージ２００に形成されたダイ
パッド１８上に搭載されている。半導体チップ１００上
には出力アンプより導出された信号配線１２、接地配線
１４が形成されており、信号配線１２の下層には遮蔽配
線１３が形成されている。すなわち、図２（ｂ）に示さ
れるように、半導体基板２４上には、第１の層間絶縁膜
２５を介して遮蔽配線１３が形成され、さらにその上に
第２の層間絶縁膜２６を介して信号配線１２が形成され
ている。信号配線１２は、図の左方において出力アンプ
１の出力端に接続されている。一方、遮蔽配線１３は出
力アンプの近くまで敷設されるが、チップ内においてい
ずれの回路とも接続されることはない。
【００１６】遮蔽配線１３は、スルーホールを介して上
層配線に引き出され、遮蔽パッド１５、ボンディングワ
イヤ２２、パッケージ内帰還配線１９を介してバッファ
アンプ１１の出力端子に接続されている。信号配線１２
は、出力パッド１６、ボンディングワイヤ２２、パッケ
ージ内信号配線２０を介してバッファアンプ１１の入力
端子に接続されている。また、接地配線１４は、接地パ
ッド１７、ボンディングワイヤ２２を介してパッケージ
内接地配線２１に接続されている。
層配線に引き出され、遮蔽パッド１５、ボンディングワ
イヤ２２、パッケージ内帰還配線１９を介してバッファ
アンプ１１の出力端子に接続されている。信号配線１２
は、出力パッド１６、ボンディングワイヤ２２、パッケ
ージ内信号配線２０を介してバッファアンプ１１の入力
端子に接続されている。また、接地配線１４は、接地パ
ッド１７、ボンディングワイヤ２２を介してパッケージ
内接地配線２１に接続されている。
【００１７】［第２の実施例］図３（ａ）は、本発明の
第２の実施例の半導体チップ外周部付近の状態を、外部
回路との接続状態を含めて示す平面図であり、図３
（ｂ）、図３（ｃ）は、ぞれぞれ図３（ａ）のＸ−Ｘ′
線、Ｙ−Ｙ′線での断面図である。図３において、図２
に示した第１の実施例の部分と対応する部分には同一の
参照番号が付されている。本実施例においては、半導体
チップ１００内に遮蔽配線１３が形成される外、パッケ
ージ２００内ではパッケージ内信号配線２０の下層にパ
ッケージ内遮蔽配線２３が設けられられる。このパッケ
ージ内遮蔽配線２３は、スルーホールを介して、バッフ
ァアンプ１１の出力端に接続されたパッケージ内帰還配
線１９に接続されている。
第２の実施例の半導体チップ外周部付近の状態を、外部
回路との接続状態を含めて示す平面図であり、図３
（ｂ）、図３（ｃ）は、ぞれぞれ図３（ａ）のＸ−Ｘ′
線、Ｙ−Ｙ′線での断面図である。図３において、図２
に示した第１の実施例の部分と対応する部分には同一の
参照番号が付されている。本実施例においては、半導体
チップ１００内に遮蔽配線１３が形成される外、パッケ
ージ２００内ではパッケージ内信号配線２０の下層にパ
ッケージ内遮蔽配線２３が設けられられる。このパッケ
ージ内遮蔽配線２３は、スルーホールを介して、バッフ
ァアンプ１１の出力端に接続されたパッケージ内帰還配
線１９に接続されている。
【００１８】このように構成された半導体装置では、パ
ッケージ端子部の信号配線は、図１に示す第１の実施例
の場合とは異なって、接地との間ではなく、バッファア
ンプの出力端子との間にパッケージ部配線容量（１０）
をもつことになる。したがって、第２の実施例では、オ
ンチップ配線容量ばかりでなく、パッケージ端子部配線
容量も実効的にゼロとなり、その分出力アンプの帯域が
拡大される。
ッケージ端子部の信号配線は、図１に示す第１の実施例
の場合とは異なって、接地との間ではなく、バッファア
ンプの出力端子との間にパッケージ部配線容量（１０）
をもつことになる。したがって、第２の実施例では、オ
ンチップ配線容量ばかりでなく、パッケージ端子部配線
容量も実効的にゼロとなり、その分出力アンプの帯域が
拡大される。
【００１９】上記の第２の実施例では、オンチップ配線
容量およびパッケージ端子部配線容量の双方をバッファ
アンプの出力端子側に形成されるようにしていたが、オ
ンチップ配線容量については、従来例と同様に接地部と
の間に形成されるようにし、パッケージ端子部容量のみ
がバッファアンプの出力端子との間に形成されるように
してもよい。実際、パッケージ端子部容量がバッファア
ンプの出力端子との間に形成されるようにすることによ
り、３ｄＢダウン周波数を、図４に示す従来例の場合の
９４ＭＨｚから１１４ＭＨｚに上昇させることができ
た。なお、本発明は、固体撮像素子を有する半導体装置
に有利に適用されるが、これに限定されるものではな
く、出力アンプの出力信号が外部回路のバッファアンプ
にて増幅されるすべての回路に適用が可能なものであ
る。
容量およびパッケージ端子部配線容量の双方をバッファ
アンプの出力端子側に形成されるようにしていたが、オ
ンチップ配線容量については、従来例と同様に接地部と
の間に形成されるようにし、パッケージ端子部容量のみ
がバッファアンプの出力端子との間に形成されるように
してもよい。実際、パッケージ端子部容量がバッファア
ンプの出力端子との間に形成されるようにすることによ
り、３ｄＢダウン周波数を、図４に示す従来例の場合の
９４ＭＨｚから１１４ＭＨｚに上昇させることができ
た。なお、本発明は、固体撮像素子を有する半導体装置
に有利に適用されるが、これに限定されるものではな
く、出力アンプの出力信号が外部回路のバッファアンプ
にて増幅されるすべての回路に適用が可能なものであ
る。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
オンチップの出力アンプ最終段の負荷容量を実効的に低
減できるため、出力アンプ帯域の高周波限界を拡大する
ことができる。あるいは、帯域に余裕がある場合には余
裕分を消費電力低減等に割り当てることができる。
オンチップの出力アンプ最終段の負荷容量を実効的に低
減できるため、出力アンプ帯域の高周波限界を拡大する
ことができる。あるいは、帯域に余裕がある場合には余
裕分を消費電力低減等に割り当てることができる。
【図１】本発明の第１の実施例の等価回路図。
【図２】本発明の第１の実施例における半導体チップ周
辺部の構成を示す平面図と断面図。
辺部の構成を示す平面図と断面図。
【図３】本発明の第２の実施例における半導体チップ周
辺部の構成を示す平面図と断面図。
辺部の構成を示す平面図と断面図。
【図４】従来例の等価回路図。
【図５】従来例における半導体チップ周辺部の構成を示
す平面図と断面図。
す平面図と断面図。
１ 出力アンプ ２ ＣＣＤ（電荷結合素子） ３ ＭＯＳトランジスタ ４ 転送電極 ５ 出力ゲート ６ フローティングディフュージョン ７ リセットゲート ８ リセットドレイン ９ オンチップ配線容量 １０ パッケージ部配線容量 １１ バッファアンプ １２ 信号配線 １３ 遮蔽配線 １４ 接地配線 １５ 遮蔽パッド １６ 出力パッド １７ 接地パッド １８ ダイパッド １９ パッケージ内帰還配線 ２０ パッケージ内信号配線 ２１ パッケージ内接地配線 ２２ ボンディングワイヤ ２３ パッケージ内遮蔽配線 ２４ 半導体基板 ２５ 第１層間絶縁膜 ２６ 第２層間絶縁膜 １００ 半導体チップ ２００ パッケージ ３００ 外部回路
Claims (3)
- 【請求項１】 半導体チップがパッケージ内に搭載さ
れ、前記半導体チップ内に形成された出力アンプの出力
信号が外部回路のバッファアンプに入力される半導体装
置において、前記出力アンプの出力端からパッド部に至
る配線の下層には当該半導体チップの内部回路には接続
されていない遮蔽配線が形成されており、該遮蔽配線に
は前記バッファアンプの同相出力端子が接続されている
ことを特徴とする半導体装置。 - 【請求項２】 前記パッケージ内の前記出力アンプの出
力信号を導出するための信号配線の下層または上層には
前記半導体チップに形成された前記遮蔽配線に接続され
たパッケージ内遮蔽配線が形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 半導体チップがパッケージ内に搭載さ
れ、前記半導体チップ内に形成された出力アンプの出力
信号が外部回路のバッファアンプに入力される半導体装
置において、前記出力アンプの出力信号を導出するため
のパッケージ内の信号配線の下層または上層には前記バ
ッファアンプの同相出力端子に接続されたパッケージ内
遮蔽配線が形成されていることを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125678A JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
| KR1019960013120A KR100203311B1 (ko) | 1995-04-27 | 1996-04-26 | 배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치 |
| US08/638,163 US5616952A (en) | 1995-04-27 | 1996-04-26 | Semiconductor device with structure to decrease wiring capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125678A JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306868A true JPH08306868A (ja) | 1996-11-22 |
| JP2833522B2 JP2833522B2 (ja) | 1998-12-09 |
Family
ID=14915965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7125678A Expired - Fee Related JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5616952A (ja) |
| JP (1) | JP2833522B2 (ja) |
| KR (1) | KR100203311B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1272933B (it) * | 1994-01-28 | 1997-07-01 | Fujitsu Ltd | Dispositivo a circuito integrato di semiconduttore |
| US6049470A (en) * | 1997-05-30 | 2000-04-11 | Dalsa, Inc. | Package with reticulated bond shelf |
| US6191475B1 (en) * | 1997-11-26 | 2001-02-20 | Intel Corporation | Substrate for reducing electromagnetic interference and enclosure |
| US6008533A (en) * | 1997-12-08 | 1999-12-28 | Micron Technology, Inc. | Controlling impedances of an integrated circuit |
| KR20010009697A (ko) * | 1999-07-13 | 2001-02-05 | 윤종용 | 차폐선을 구비한 반도체 집적회로 |
| US6538336B1 (en) * | 2000-11-14 | 2003-03-25 | Rambus Inc. | Wirebond assembly for high-speed integrated circuits |
| US6646888B2 (en) * | 2001-10-02 | 2003-11-11 | International Business Machines Corporation | Low inductance multiple resistor EC capacitor pad |
| JP4110917B2 (ja) * | 2002-10-21 | 2008-07-02 | 株式会社デンソー | 電子制御装置 |
| US7375978B2 (en) * | 2003-12-23 | 2008-05-20 | Intel Corporation | Method and apparatus for trace shielding and routing on a substrate |
| DE112005003364A5 (de) * | 2005-03-10 | 2007-10-04 | Conti Temic Microelectronic Gmbh | Einrichtung zur Energieversorgung eines integrierten Schaltkreises |
| US7259625B2 (en) * | 2005-04-05 | 2007-08-21 | International Business Machines Corporation | High Q monolithic inductors for use in differential circuits |
| US7368668B2 (en) * | 2006-02-03 | 2008-05-06 | Freescale Semiconductor Inc. | Ground shields for semiconductors |
| DE102006042800A1 (de) * | 2006-09-08 | 2008-03-27 | Conti Temic Microelectronic Gmbh | Geregelte Energieversorgung eines Schaltkreises |
| KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
| US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
| US9368375B2 (en) | 2013-10-11 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for self-aligning chip placement and leveling |
| US9093449B2 (en) | 2013-10-23 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for chip placement and molding |
| US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348455A (ja) * | 1989-04-17 | 1991-03-01 | Nec Corp | 半導体装置 |
| JPH04142074A (ja) * | 1990-10-02 | 1992-05-15 | Seiko Epson Corp | 半導体装置 |
| JPH04215467A (ja) * | 1990-12-14 | 1992-08-06 | Alps Electric Co Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254770A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | イメージセンサ |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
-
1995
- 1995-04-27 JP JP7125678A patent/JP2833522B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-26 US US08/638,163 patent/US5616952A/en not_active Expired - Lifetime
- 1996-04-26 KR KR1019960013120A patent/KR100203311B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348455A (ja) * | 1989-04-17 | 1991-03-01 | Nec Corp | 半導体装置 |
| JPH04142074A (ja) * | 1990-10-02 | 1992-05-15 | Seiko Epson Corp | 半導体装置 |
| JPH04215467A (ja) * | 1990-12-14 | 1992-08-06 | Alps Electric Co Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833522B2 (ja) | 1998-12-09 |
| KR100203311B1 (ko) | 1999-06-15 |
| US5616952A (en) | 1997-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2833522B2 (ja) | 半導体装置 | |
| GB2264001A (en) | High frequency high-power transistor | |
| JP2605502B2 (ja) | パッケージ | |
| US20210257472A1 (en) | Semiconductor device and electronic circuit | |
| JP2003163310A (ja) | 高周波半導体装置 | |
| US6049126A (en) | Semiconductor package and amplifier employing the same | |
| US5633517A (en) | Semiconductor device constituting multi-stage power amplifier | |
| JPH0436112Y2 (ja) | ||
| JP2880023B2 (ja) | 高周波トランジスタ回路 | |
| JPH09162653A (ja) | 高周波差動出力回路 | |
| JPS6364081B2 (ja) | ||
| JPS6255721B2 (ja) | ||
| JPH03211870A (ja) | モノリシックマイクロ波集積回路 | |
| JP4579040B2 (ja) | 半導体増幅器 | |
| JPS63136637A (ja) | 半導体装置 | |
| JPH0363315B2 (ja) | ||
| JPH07106524A (ja) | 半導体集積回路装置 | |
| JPH06260857A (ja) | 半導体装置 | |
| JPH02207563A (ja) | 半導体集積回路 | |
| JPS61172376A (ja) | 半導体装置 | |
| JP3402795B2 (ja) | 半導体装置 | |
| JPH04261206A (ja) | 増幅器 | |
| JPH05291309A (ja) | マイクロ波半導体装置 | |
| JPS6211018Y2 (ja) | ||
| KR19980084131A (ko) | 패드의 기생캐패시턴스 감소형 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071002 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091002 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091002 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101002 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111002 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |