JPH08306875A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH08306875A JPH08306875A JP8093703A JP9370396A JPH08306875A JP H08306875 A JPH08306875 A JP H08306875A JP 8093703 A JP8093703 A JP 8093703A JP 9370396 A JP9370396 A JP 9370396A JP H08306875 A JPH08306875 A JP H08306875A
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- JP
- Japan
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- transistor
- group
- drain
- gate
- source
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/051—Manufacture or treatment of isolation region based on field-effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/50—Isolation regions based on field-effect
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、リードオンリメモリのセルアレイ
のサイズを低減して性能を向上させる方法及びデザイン
を提供すること。 【解決手段】 本発明に係るリードオンリメモリにおい
ては、分離トランジスタ３１８が、隣接するメモリデバ
イス対を分離するために、従来技術にかかるフィールド
酸化膜分離に代わって用いられている。分離トランジス
タ３１８のゲートは接地されており、導電性を有さない
ことが保証される。ＧＡＳＡＤ ＲＯＭに関しては、フ
ィールド酸化膜分離１１１が用いられる。
のサイズを低減して性能を向上させる方法及びデザイン
を提供すること。 【解決手段】 本発明に係るリードオンリメモリにおい
ては、分離トランジスタ３１８が、隣接するメモリデバ
イス対を分離するために、従来技術にかかるフィールド
酸化膜分離に代わって用いられている。分離トランジス
タ３１８のゲートは接地されており、導電性を有さない
ことが保証される。ＧＡＳＡＤ ＲＯＭに関しては、フ
ィールド酸化膜分離１１１が用いられる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路、その製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】リードオンリメモリ（ＲＯＭ）は、しば
しば図１に示されているデザインに従って形成される。
図１は、製造途中の集積回路を上部から見た図である。
図１に示されているＲＯＭは、しばしば”ビアＲＯＭ”
と呼称される。図１においては、参照番号１１はフィー
ルド酸化膜（フィールド酸化物）領域を示している。参
照番号１３は薄い酸化膜、すなわち”薄膜酸化物”領域
を示している。一般に、領域１３は、通常熱酸化によっ
て成長させられた、膜厚が３０オングストロームから５
００オングストロームのシリコン酸化物によって覆われ
ている。不純物がドープされて導電性の埋め込み領域１
５が、通常”Ｖｓｓ”と呼称される接地電位に最終的に
接続されている。この図においては、水平方向のストラ
イプ状のポリシリコン１７が薄膜酸化物領域１３の一部
を覆い、フィールド酸化物領域１１上に延在している。
金属によって充填された開口部（コンタクト）１９は、
最終的に、通常Ｖｄｄと呼称される高電圧電源に接続さ
れている。よって、ストライプ状のポリシリコン１７
は、共通のソース／ドレインを有する２つのトランジス
タのゲートと見なすことができる。双方のトランジスタ
は、開口部１９がＶｄｄに接続されている場合に導通状
態になり得る。コンタクト開口部１９がＶｄｄに対して
接続されていない場合には、接続されていない方のトラ
ンジスタは電流を流さない。よって、各々のトランジス
タは、電流を流すことができるかあるいは流すことがで
きないかによって、”１”あるいは”０”を表現するこ
とになる。第二のトランジスタ対は、薄膜酸化物領域１
３１上に形成される。埋め込み導体１５１はＶｓｓに接
続されている。ストライプ状のポリシリコン１７１は、
薄膜酸化物領域１３１、フィールド酸化物領域１１を横
断している。金属によって充填されたコンタクト１９１
は、最終的にＶｄｄに接続されている。コンタクト１９
１がＶｄｄに接続されていない場合には、接続されてい
ない方のトランジスタは電流を流さない。トランジスタ
対２１はトランジスタ対２１１とフィールド酸化物１１
によって分離されている。トランジスタ対２１と２１１
との間のフィールド酸化物１１の幅はｄ1である。前述
されているように、図１に示されているＲＯＭは、”ビ
アＲＯＭ”と呼称される。なぜなら、コンタクト１９、
１９１によって代表されるコンタクトに対して接続され
ている、金属によって充填されたビアコンタクトの存在
あるいは欠落が、”１”あるいは”０”のいずれがスト
アされているかを決定するからである。別な種類の（図
１に示されているものではない型の）ＲＯＭは、”拡散
ＲＯＭ”あるいは”ＧＡＳＡＤ ＲＯＭ”と呼称され
る。”拡散ＲＯＭ”すなわち”ＧＡＳＡＤ ＲＯＭ”
は、ゲート１７、１７１によって代表されるゲートに隣
接して薄膜酸化物領域が存在するか否かに依存して”
１”あるいは”０”をストアする。（ＧＡＳＡＤは、ソ
ース、ゲート、ドレイン、を意味する略語である。）よ
って、ＧＡＳＡＤ ＲＯＭは、製造シーケンス中の薄膜
酸化物の段階においてプログラムされる。ビアＲＯＭ
は、一般には、第二層目の金属配線の段階、あるいは第
一層目の金属配線の段階においてプログラムされる。
しば図１に示されているデザインに従って形成される。
図１は、製造途中の集積回路を上部から見た図である。
図１に示されているＲＯＭは、しばしば”ビアＲＯＭ”
と呼称される。図１においては、参照番号１１はフィー
ルド酸化膜（フィールド酸化物）領域を示している。参
照番号１３は薄い酸化膜、すなわち”薄膜酸化物”領域
を示している。一般に、領域１３は、通常熱酸化によっ
て成長させられた、膜厚が３０オングストロームから５
００オングストロームのシリコン酸化物によって覆われ
ている。不純物がドープされて導電性の埋め込み領域１
５が、通常”Ｖｓｓ”と呼称される接地電位に最終的に
接続されている。この図においては、水平方向のストラ
イプ状のポリシリコン１７が薄膜酸化物領域１３の一部
を覆い、フィールド酸化物領域１１上に延在している。
金属によって充填された開口部（コンタクト）１９は、
最終的に、通常Ｖｄｄと呼称される高電圧電源に接続さ
れている。よって、ストライプ状のポリシリコン１７
は、共通のソース／ドレインを有する２つのトランジス
タのゲートと見なすことができる。双方のトランジスタ
は、開口部１９がＶｄｄに接続されている場合に導通状
態になり得る。コンタクト開口部１９がＶｄｄに対して
接続されていない場合には、接続されていない方のトラ
ンジスタは電流を流さない。よって、各々のトランジス
タは、電流を流すことができるかあるいは流すことがで
きないかによって、”１”あるいは”０”を表現するこ
とになる。第二のトランジスタ対は、薄膜酸化物領域１
３１上に形成される。埋め込み導体１５１はＶｓｓに接
続されている。ストライプ状のポリシリコン１７１は、
薄膜酸化物領域１３１、フィールド酸化物領域１１を横
断している。金属によって充填されたコンタクト１９１
は、最終的にＶｄｄに接続されている。コンタクト１９
１がＶｄｄに接続されていない場合には、接続されてい
ない方のトランジスタは電流を流さない。トランジスタ
対２１はトランジスタ対２１１とフィールド酸化物１１
によって分離されている。トランジスタ対２１と２１１
との間のフィールド酸化物１１の幅はｄ1である。前述
されているように、図１に示されているＲＯＭは、”ビ
アＲＯＭ”と呼称される。なぜなら、コンタクト１９、
１９１によって代表されるコンタクトに対して接続され
ている、金属によって充填されたビアコンタクトの存在
あるいは欠落が、”１”あるいは”０”のいずれがスト
アされているかを決定するからである。別な種類の（図
１に示されているものではない型の）ＲＯＭは、”拡散
ＲＯＭ”あるいは”ＧＡＳＡＤ ＲＯＭ”と呼称され
る。”拡散ＲＯＭ”すなわち”ＧＡＳＡＤ ＲＯＭ”
は、ゲート１７、１７１によって代表されるゲートに隣
接して薄膜酸化物領域が存在するか否かに依存して”
１”あるいは”０”をストアする。（ＧＡＳＡＤは、ソ
ース、ゲート、ドレイン、を意味する略語である。）よ
って、ＧＡＳＡＤ ＲＯＭは、製造シーケンス中の薄膜
酸化物の段階においてプログラムされる。ビアＲＯＭ
は、一般には、第二層目の金属配線の段階、あるいは第
一層目の金属配線の段階においてプログラムされる。
【０００３】しばしば”ヘックス（Ｈｅｘ）ＲＯＭ”と
呼称されるタイプの別のＲＯＭが図６に示されている。
図６のデバイスは”拡散ＲＯＭ”すなわち”ＧＡＳＡＤ
ＲＯＭ”である。図６においては、フィールド酸化物
領域は参照番号５１１で示されている。この図では、２
組のセルが示されている。下側のセルの組ではゲートが
除去されており、薄膜酸化物領域の形状を妨げられるこ
となく見ることができる。しかしながら、実際には、下
側のセルの組にも上側のセルの組と同様のゲートが形成
されている。まず、下側のセルに注目すると、薄膜酸化
物領域５１３が、最終的にＶｓｓに接続される中央領域
５１５１を有していることが理解される。コンタクト開
口部５１９１が領域５１５１に重ねられている。さら
に、４つのコンタクト開口部５２０１、５２３１、５２
２１、５２１１が、コンタクト開口部５１９１の周囲に
対称的に配置されている。コンタクト開口部５２０１、
５２３１、５２２１、５２１１の各々は、コンタクト開
口部５１９１に対して、薄膜酸化物領域５１３の一部に
よって接続されているかあるいは接続されていない。図
６の例では、コンタクト開口部５２２１は、コンタクト
開口部５１９１に対して、薄膜酸化物領域によって接続
されてはいない。よって、ゲートがコンタクト５１９１
と５２２１との間に形成されたとしても、この構造はト
ランジスタ動作をすることができない。しかしながら、
ゲートがコンタクト５２３１と５１９１との間に形成さ
れると、それら双方のコンタクトを接続する薄膜酸化物
領域が存在するがゆえに、トランジスタ動作は可能とな
る。
呼称されるタイプの別のＲＯＭが図６に示されている。
図６のデバイスは”拡散ＲＯＭ”すなわち”ＧＡＳＡＤ
ＲＯＭ”である。図６においては、フィールド酸化物
領域は参照番号５１１で示されている。この図では、２
組のセルが示されている。下側のセルの組ではゲートが
除去されており、薄膜酸化物領域の形状を妨げられるこ
となく見ることができる。しかしながら、実際には、下
側のセルの組にも上側のセルの組と同様のゲートが形成
されている。まず、下側のセルに注目すると、薄膜酸化
物領域５１３が、最終的にＶｓｓに接続される中央領域
５１５１を有していることが理解される。コンタクト開
口部５１９１が領域５１５１に重ねられている。さら
に、４つのコンタクト開口部５２０１、５２３１、５２
２１、５２１１が、コンタクト開口部５１９１の周囲に
対称的に配置されている。コンタクト開口部５２０１、
５２３１、５２２１、５２１１の各々は、コンタクト開
口部５１９１に対して、薄膜酸化物領域５１３の一部に
よって接続されているかあるいは接続されていない。図
６の例では、コンタクト開口部５２２１は、コンタクト
開口部５１９１に対して、薄膜酸化物領域によって接続
されてはいない。よって、ゲートがコンタクト５１９１
と５２２１との間に形成されたとしても、この構造はト
ランジスタ動作をすることができない。しかしながら、
ゲートがコンタクト５２３１と５１９１との間に形成さ
れると、それら双方のコンタクトを接続する薄膜酸化物
領域が存在するがゆえに、トランジスタ動作は可能とな
る。
【０００４】図６の上部に示されているセルでは、Ｖｓ
ｓに接続されている、薄膜酸化物領域へのコンタクト開
口部５１５が、コンタクト５２０、５２１、５２２、５
２３によって囲まれている。ストライプ状のポリシリコ
ン５１７、５１８が、薄膜酸化物領域５１３に亘って配
置されている。図６の上部から、ポリシリコンゲート５
１７、５１８によって４つのトランジスタが規定されて
いるということが理解される。詳細に述べれば、ポリシ
リコンゲート５１７は、コンタクト５１５と５２３との
間、コンタクト５１５と５２０との間にそれぞれトラン
ジスタを規定している。同様に、ポリシリコンゲート５
１８は、コンタクト５１５と５２１との間、コンタクト
５１５と５２２との間にそれぞれトランジスタを規定し
ている。前述されているように、同様のポリシリコンゲ
ートが、図６の下側にも存在することが仮定されている
が、それらは説明のために省略されている。コンタクト
５１９１と５２２１との間に薄膜酸化物領域が存在しな
いために、これらのコンタクトの間にはトランジスタは
形成されない。よって、図６の下側に示されている構造
においては、図６の上部の構造と同様のポリシリコンゲ
ートが形成された場合においても、３つのトランジスタ
しか形成されない。薄膜酸化物５１３が、上部のトラン
ジスタの組６１１と下部のトランジスタの組６１２との
間で連続していることに留意されたい。
ｓに接続されている、薄膜酸化物領域へのコンタクト開
口部５１５が、コンタクト５２０、５２１、５２２、５
２３によって囲まれている。ストライプ状のポリシリコ
ン５１７、５１８が、薄膜酸化物領域５１３に亘って配
置されている。図６の上部から、ポリシリコンゲート５
１７、５１８によって４つのトランジスタが規定されて
いるということが理解される。詳細に述べれば、ポリシ
リコンゲート５１７は、コンタクト５１５と５２３との
間、コンタクト５１５と５２０との間にそれぞれトラン
ジスタを規定している。同様に、ポリシリコンゲート５
１８は、コンタクト５１５と５２１との間、コンタクト
５１５と５２２との間にそれぞれトランジスタを規定し
ている。前述されているように、同様のポリシリコンゲ
ートが、図６の下側にも存在することが仮定されている
が、それらは説明のために省略されている。コンタクト
５１９１と５２２１との間に薄膜酸化物領域が存在しな
いために、これらのコンタクトの間にはトランジスタは
形成されない。よって、図６の下側に示されている構造
においては、図６の上部の構造と同様のポリシリコンゲ
ートが形成された場合においても、３つのトランジスタ
しか形成されない。薄膜酸化物５１３が、上部のトラン
ジスタの組６１１と下部のトランジスタの組６１２との
間で連続していることに留意されたい。
【０００５】
【発明が解決しようとする課題】集積回路の開発に関わ
っている人々は、セルアレイのサイズを低減して性能を
向上させる方法、デザインを常々追究している。
っている人々は、セルアレイのサイズを低減して性能を
向上させる方法、デザインを常々追究している。
【０００６】
【課題を解決するための手段】本発明に係る一実施例に
おいては、分離トランジスタによって互いに分離された
２つのメモリデバイスを提供する。分離トランジスタは
導通状態になく、従って前記２つのメモリデバイスを分
離する。
おいては、分離トランジスタによって互いに分離された
２つのメモリデバイスを提供する。分離トランジスタは
導通状態になく、従って前記２つのメモリデバイスを分
離する。
【０００７】本発明の別の実施例においては、共通の、
中央に配置されて接地された第一の接合を有する４つの
トランジスタからなる第一トランジスタグループを有す
る、ビアのレベルでプログラム可能なヘックスＲＯＭを
提供する。前記第一グループの各々のトランジスタは、
それぞれ個別の第二の接合を有している。前記第一グル
ープの２つのトランジスタは第一の共通ゲートを有して
おり、前記トランジスタグループの他方のトランジスタ
対は第二の共通ゲートを有している。４つのトランジス
タよりなる第二トランジスタグループは、前記第一トラ
ンジスタグループとはフィールド酸化物によって分離さ
れている。前記第二グループの各々のトランジスタは、
共通の、中央に配置されて接地された第一の接合を有し
ている。前記第二グループの各々のトランジスタは、そ
れぞれ個別の第二接合を有している。前記第二グループ
に属する一方のトランジスタ対は第一の共通ゲートを有
しており、第二のトランジスタ対は第二の共通ゲートを
有している。
中央に配置されて接地された第一の接合を有する４つの
トランジスタからなる第一トランジスタグループを有す
る、ビアのレベルでプログラム可能なヘックスＲＯＭを
提供する。前記第一グループの各々のトランジスタは、
それぞれ個別の第二の接合を有している。前記第一グル
ープの２つのトランジスタは第一の共通ゲートを有して
おり、前記トランジスタグループの他方のトランジスタ
対は第二の共通ゲートを有している。４つのトランジス
タよりなる第二トランジスタグループは、前記第一トラ
ンジスタグループとはフィールド酸化物によって分離さ
れている。前記第二グループの各々のトランジスタは、
共通の、中央に配置されて接地された第一の接合を有し
ている。前記第二グループの各々のトランジスタは、そ
れぞれ個別の第二接合を有している。前記第二グループ
に属する一方のトランジスタ対は第一の共通ゲートを有
しており、第二のトランジスタ対は第二の共通ゲートを
有している。
【０００８】
【発明の実施の形態】図２は、本発明の一実施例を示し
た図である。簡潔に述べれば、図２と図１とを比較する
ことにより、デバイス対２１１とデバイス対２１との間
でフィールド酸化物１１が除去されていることが理解さ
れる。フィールド酸化物１１は、ストライプ状のポリシ
リコンゲート３１８によって覆われた、連続した薄膜酸
化物領域３２０によって置換されている。ポリシリコン
ゲート３１８は接地されている、すなわちＶｓｓに接続
されている。よって、図１においてトランジスタ対２１
と２１１とを分離しているフィールド酸化物１１が、ノ
ーマリ・オフのトランジスタによって置換されているこ
とになる。しかしながら、コンタクト３１９１／３２９
とゲート３１８との間の間隔は、図１のフィールド酸化
物の幅ｄ1よりもかなり小さい。よって、面積の削減が
本発明の実施例においては実現されている。トランジス
タ対３２１と３２１１（図２）とは、ｄ2がｄ1よりも小
さい、すなわちゲート３１８の幅を対応するフィールド
酸化物１１よりもより小さくし得るために、より近接し
て配置されることが可能である。図２を詳細に見ると、
参照番号３１１はフィールド酸化物を指し示している。
参照番号３１３は、２つあるいはそれ以上の個数のセ
ル、例えば３２１、３２１１、の間で連続した薄膜酸化
物領域を示している。参照番号３１５は、Ｖｓｓに接続
された埋め込み導体と重なっている薄膜酸化物領域３１
３の一部を表わしている。ストライプ状のポリシリコン
３１７１はトランジスタのゲートである。ゲート３１７
１に関係しているソースは、参照番号３１９によって表
わされている。ゲート３１７１に関係しているドレイン
は、埋め込み導体３１５に接続されていて参照番号３２
０１によって表わされている。ソース３１９１はゲート
３１７に関連している。ゲート３１７に関連しているド
レインは参照番号３２１によって示されており、Ｖｓｓ
に接続されている。ゲート３１７、３１７１は、トラン
ジスタ対３２１を構成する２つのトランジスタを規定し
ている。同様に、トランジスタ対３２１１は、それぞれ
ソース３２９、３２９１に関連しているゲート３１９、
３２０によって規定される。ドレイン領域３２０２、３
２１２はＶｓｓに接続されている。前述されているよう
に、図２を図１と比較することにより、トランジスタ対
３２１とトランジスタ対３２１１とを分離するフィール
ド酸化物領域が存在しないことが理解される。言い換え
れば、薄膜酸化物領域３１３がトランジスタ対３２１、
３２１１に亘って連続である。ゲート長ｄ2を有するポ
リシリコンゲート３１８が薄膜酸化物領域３１３を横断
している。ポリシリコンゲート３１８はＶｓｓに接続さ
れており、それゆえポリシリコン３１８をゲートとする
トランジスタはオフ状態にある。よって、ゲート３１
８、薄膜酸化物領域３１３によって規定される非導通の
トランジスタは、トランジスタ対３２１とトランジスタ
対３２１１とを実効的に分離するように機能する。
た図である。簡潔に述べれば、図２と図１とを比較する
ことにより、デバイス対２１１とデバイス対２１との間
でフィールド酸化物１１が除去されていることが理解さ
れる。フィールド酸化物１１は、ストライプ状のポリシ
リコンゲート３１８によって覆われた、連続した薄膜酸
化物領域３２０によって置換されている。ポリシリコン
ゲート３１８は接地されている、すなわちＶｓｓに接続
されている。よって、図１においてトランジスタ対２１
と２１１とを分離しているフィールド酸化物１１が、ノ
ーマリ・オフのトランジスタによって置換されているこ
とになる。しかしながら、コンタクト３１９１／３２９
とゲート３１８との間の間隔は、図１のフィールド酸化
物の幅ｄ1よりもかなり小さい。よって、面積の削減が
本発明の実施例においては実現されている。トランジス
タ対３２１と３２１１（図２）とは、ｄ2がｄ1よりも小
さい、すなわちゲート３１８の幅を対応するフィールド
酸化物１１よりもより小さくし得るために、より近接し
て配置されることが可能である。図２を詳細に見ると、
参照番号３１１はフィールド酸化物を指し示している。
参照番号３１３は、２つあるいはそれ以上の個数のセ
ル、例えば３２１、３２１１、の間で連続した薄膜酸化
物領域を示している。参照番号３１５は、Ｖｓｓに接続
された埋め込み導体と重なっている薄膜酸化物領域３１
３の一部を表わしている。ストライプ状のポリシリコン
３１７１はトランジスタのゲートである。ゲート３１７
１に関係しているソースは、参照番号３１９によって表
わされている。ゲート３１７１に関係しているドレイン
は、埋め込み導体３１５に接続されていて参照番号３２
０１によって表わされている。ソース３１９１はゲート
３１７に関連している。ゲート３１７に関連しているド
レインは参照番号３２１によって示されており、Ｖｓｓ
に接続されている。ゲート３１７、３１７１は、トラン
ジスタ対３２１を構成する２つのトランジスタを規定し
ている。同様に、トランジスタ対３２１１は、それぞれ
ソース３２９、３２９１に関連しているゲート３１９、
３２０によって規定される。ドレイン領域３２０２、３
２１２はＶｓｓに接続されている。前述されているよう
に、図２を図１と比較することにより、トランジスタ対
３２１とトランジスタ対３２１１とを分離するフィール
ド酸化物領域が存在しないことが理解される。言い換え
れば、薄膜酸化物領域３１３がトランジスタ対３２１、
３２１１に亘って連続である。ゲート長ｄ2を有するポ
リシリコンゲート３１８が薄膜酸化物領域３１３を横断
している。ポリシリコンゲート３１８はＶｓｓに接続さ
れており、それゆえポリシリコン３１８をゲートとする
トランジスタはオフ状態にある。よって、ゲート３１
８、薄膜酸化物領域３１３によって規定される非導通の
トランジスタは、トランジスタ対３２１とトランジスタ
対３２１１とを実効的に分離するように機能する。
【０００９】図２に示されたパターンは、図２の縦方向
に必要とされるだけ反復され得る。図２の素子分離幅ｄ
2が図１のｄ1より小さいため、このパターンを反復する
度に面積の削減がなされることになる。図２に示された
ような構造の製造は、ＬＯＣＯＳプロセスなどによって
薄膜酸化物領域３１３とフィールド酸化物領域３１１を
規定することによって実現される。その後、ゲート３１
７１、３１７、３１９、３２０が形成される。次いで、
薄膜酸化物領域３１３のうちの露出させられた領域に対
して不純物をドーピングする（すなわち、ゲートによっ
て覆われていないソース、ドレイン領域を生成する）目
的でイオン注入段階が実行され、また同様にして導体３
１５のような埋め込み導体が生成される。
に必要とされるだけ反復され得る。図２の素子分離幅ｄ
2が図１のｄ1より小さいため、このパターンを反復する
度に面積の削減がなされることになる。図２に示された
ような構造の製造は、ＬＯＣＯＳプロセスなどによって
薄膜酸化物領域３１３とフィールド酸化物領域３１１を
規定することによって実現される。その後、ゲート３１
７１、３１７、３１９、３２０が形成される。次いで、
薄膜酸化物領域３１３のうちの露出させられた領域に対
して不純物をドーピングする（すなわち、ゲートによっ
て覆われていないソース、ドレイン領域を生成する）目
的でイオン注入段階が実行され、また同様にして導体３
１５のような埋め込み導体が生成される。
【００１０】”Ｘ”印が付されたコンタクト開口部３１
９、３１９１、３２９、３２９１は、金属によって充填
されていることを表わしている。もちろん、すべてのト
ランジスタが、必ずしもＶｄｄに接続されたソースを有
しているわけではない。図３は、図２の一部の断面図で
あり、Ｖｄｄへの接続がなされる様子を表わしている。
図３においては、フィールド酸化物は参照番号１１で示
されている。ゲートオキサイドは、参照番号３１３によ
って示されている。ソース、ドレイン領域は、それぞれ
参照番号４１０、３２０１によって表わされている。参
照番号４１２は、ドレイン３２０１を覆い、ソース４１
０を露出するように開口された誘電体層を表わしてい
る。金属配線層３１９が、ソース４１０を露出している
ウィンドウ中に形成されている。第二層目の誘電体層４
１３が誘電体層４１２を覆い、第二の開口部４１４が第
二誘電体層４１３に形成されている。開口部４１４は、
Ｖｄｄへの接続が望まれる場合には、パターニングされ
た導体４１５によって充填されている。Ｖｄｄへの接続
が必要とされない場合には、開口部４１４が誘電体層４
１３中には形成されず、それゆえ導体３１９はＶｄｄに
接続されない。一般的には、製品製造がより早くなるた
め、例えばＶｄｄなどの第二金属配線層４１５を用いる
などして、集積回路におけるＶｄｄへの接続がより上部
の配線層レベルでなされることが望ましい。
９、３１９１、３２９、３２９１は、金属によって充填
されていることを表わしている。もちろん、すべてのト
ランジスタが、必ずしもＶｄｄに接続されたソースを有
しているわけではない。図３は、図２の一部の断面図で
あり、Ｖｄｄへの接続がなされる様子を表わしている。
図３においては、フィールド酸化物は参照番号１１で示
されている。ゲートオキサイドは、参照番号３１３によ
って示されている。ソース、ドレイン領域は、それぞれ
参照番号４１０、３２０１によって表わされている。参
照番号４１２は、ドレイン３２０１を覆い、ソース４１
０を露出するように開口された誘電体層を表わしてい
る。金属配線層３１９が、ソース４１０を露出している
ウィンドウ中に形成されている。第二層目の誘電体層４
１３が誘電体層４１２を覆い、第二の開口部４１４が第
二誘電体層４１３に形成されている。開口部４１４は、
Ｖｄｄへの接続が望まれる場合には、パターニングされ
た導体４１５によって充填されている。Ｖｄｄへの接続
が必要とされない場合には、開口部４１４が誘電体層４
１３中には形成されず、それゆえ導体３１９はＶｄｄに
接続されない。一般的には、製品製造がより早くなるた
め、例えばＶｄｄなどの第二金属配線層４１５を用いる
などして、集積回路におけるＶｄｄへの接続がより上部
の配線層レベルでなされることが望ましい。
【００１１】改良された（ビアＲＯＭタイプの）ヘック
スＲＯＭが図４に示されている。図４において、フィー
ルド酸化物領域は参照番号１１１で示されている。この
図には、２組のセルが描かれている。下側の組のセルで
はゲートが取り除かれており、薄膜酸化物領域の形状が
明示されている。しかしながら、実際には、下側の組の
セルも上側の組のセルと同様のゲート対を有している。
下側の組のセルをまず見ると、薄膜酸化物領域２１３１
は、最終的にＶｓｓに接続される部分２１５１を有して
いる。領域２１５１上には、コンタクト開口部２１９１
が重ねられている。さらに、４つのコンタクト開口部２
２０１、２２１１、２２２１、２２３１がコンタクト開
口部２１９１の周囲に対称的に配置されている。コンタ
クト開口部２２０１、２２１１、２２２１、２２３１の
各々は、薄膜酸化物領域２１３１の一部によってコンタ
クト開口部２１９１に接続されている。
スＲＯＭが図４に示されている。図４において、フィー
ルド酸化物領域は参照番号１１１で示されている。この
図には、２組のセルが描かれている。下側の組のセルで
はゲートが取り除かれており、薄膜酸化物領域の形状が
明示されている。しかしながら、実際には、下側の組の
セルも上側の組のセルと同様のゲート対を有している。
下側の組のセルをまず見ると、薄膜酸化物領域２１３１
は、最終的にＶｓｓに接続される部分２１５１を有して
いる。領域２１５１上には、コンタクト開口部２１９１
が重ねられている。さらに、４つのコンタクト開口部２
２０１、２２１１、２２２１、２２３１がコンタクト開
口部２１９１の周囲に対称的に配置されている。コンタ
クト開口部２２０１、２２１１、２２２１、２２３１の
各々は、薄膜酸化物領域２１３１の一部によってコンタ
クト開口部２１９１に接続されている。
【００１２】図４の上側から、図４の下側に描かれたの
と同様の薄膜酸化物領域に亘って４つのトランジスタが
構成されるように、適切な形状を有するポリシリコンゲ
ート対が用いられている様子が理解される。図４の上側
においては、薄膜酸化物開口部２１９とＶｓｓコンタク
ト２１５が開口部２２０、２２１、２２２、２２３によ
って取り囲まれている。ストライプ状のポリシリコン２
１７、２１８が、薄膜酸化物領域２１３を覆うように配
置されている。図４の上部から、４つのトランジスタが
ポリシリコンゲート２１７、２１８によって規定されて
いることが理解される。詳細に述べれば、ポリシリコン
ゲート２１７はコンタクト２１９と２２３との間、コン
タクト２１９と２２０との間のトランジスタを規定して
いる。ポリシリコンゲート２１８はコンタクト２１９と
２２２との間、コンタクト２１９と２２１との間のトラ
ンジスタを規定している。前述されているように、スト
ライプ状のポリシリコンは、本来は図４の下側にも同様
に配置されているが、説明のために省略されている。図
４の上部の４トランジスタセルは、下部の４トランジス
タセルと間隔ｄ1を有するフィールド酸化物１１１によ
って分離されている。
と同様の薄膜酸化物領域に亘って４つのトランジスタが
構成されるように、適切な形状を有するポリシリコンゲ
ート対が用いられている様子が理解される。図４の上側
においては、薄膜酸化物開口部２１９とＶｓｓコンタク
ト２１５が開口部２２０、２２１、２２２、２２３によ
って取り囲まれている。ストライプ状のポリシリコン２
１７、２１８が、薄膜酸化物領域２１３を覆うように配
置されている。図４の上部から、４つのトランジスタが
ポリシリコンゲート２１７、２１８によって規定されて
いることが理解される。詳細に述べれば、ポリシリコン
ゲート２１７はコンタクト２１９と２２３との間、コン
タクト２１９と２２０との間のトランジスタを規定して
いる。ポリシリコンゲート２１８はコンタクト２１９と
２２２との間、コンタクト２１９と２２１との間のトラ
ンジスタを規定している。前述されているように、スト
ライプ状のポリシリコンは、本来は図４の下側にも同様
に配置されているが、説明のために省略されている。図
４の上部の４トランジスタセルは、下部の４トランジス
タセルと間隔ｄ1を有するフィールド酸化物１１１によ
って分離されている。
【００１３】図４の上部に示されたトランジスタは、開
口部２２０、２２１、２２２、２２３とＶｄｄとの間に
電気的なコンタクトが存在するか否かによって導電性を
有するようにさせられる。よって、金属配線層の存在あ
るいは欠如が、１あるいは０を表わすことになる。前述
されているように、図４に示されたタイプのＲＯＭは、
しばしば”ヘックスＲＯＭ”と呼称される（なぜなら、
ゲート２１７、２１８が六角形のような形状をしている
からである）。これは、ＧＡＳＡＤレベルに加えてビア
のレベルでプログラミング可能であり、より高速でかつ
より低電力で動作するという点で、従来技術に係る方法
よりも進歩している。
口部２２０、２２１、２２２、２２３とＶｄｄとの間に
電気的なコンタクトが存在するか否かによって導電性を
有するようにさせられる。よって、金属配線層の存在あ
るいは欠如が、１あるいは０を表わすことになる。前述
されているように、図４に示されたタイプのＲＯＭは、
しばしば”ヘックスＲＯＭ”と呼称される（なぜなら、
ゲート２１７、２１８が六角形のような形状をしている
からである）。これは、ＧＡＳＡＤレベルに加えてビア
のレベルでプログラミング可能であり、より高速でかつ
より低電力で動作するという点で、従来技術に係る方法
よりも進歩している。
【００１４】図４においては、トランジスタの組５１１
は、トランジスタの組５１２とは幅ｄ1を有するフィー
ルド酸化物１１１によって分離されている。図５に示さ
れた本発明の実施例においては、対応するトランジスタ
の組６１１は、トランジスタの組６１２とはゲート７０
１によって分離されている。薄膜酸化物領域７１３はト
ランジスタの組６１１とトランジスタの組６１２との間
で連続している。トランジスタの組６１１のトランジス
タの組６１２に対する分離は、幅ｄ2を有するポリシリ
コンゲート７０１をＶｓｓに接続することによって実現
されている。図５に示されたパターンは、縦方向に任意
の数だけ反復され得るものであり、実質的に面積が削減
される。Ｖｄｄへの接続は、図３に示されているよう
に、第二金属配線層によってなされることが望ましい。
は、トランジスタの組５１２とは幅ｄ1を有するフィー
ルド酸化物１１１によって分離されている。図５に示さ
れた本発明の実施例においては、対応するトランジスタ
の組６１１は、トランジスタの組６１２とはゲート７０
１によって分離されている。薄膜酸化物領域７１３はト
ランジスタの組６１１とトランジスタの組６１２との間
で連続している。トランジスタの組６１１のトランジス
タの組６１２に対する分離は、幅ｄ2を有するポリシリ
コンゲート７０１をＶｓｓに接続することによって実現
されている。図５に示されたパターンは、縦方向に任意
の数だけ反復され得るものであり、実質的に面積が削減
される。Ｖｄｄへの接続は、図３に示されているよう
に、第二金属配線層によってなされることが望ましい。
【００１５】以上、本明細書において用いられた”トラ
ンジスタ”という術語は、ゲート、ソース、ドレインを
有し、ゲート、ソース、ドレインがそのトランジスタを
導通状態に変化させる電圧に接続されているかあるいは
接続されていないデバイスを指し示すために用いられて
いる。
ンジスタ”という術語は、ゲート、ソース、ドレインを
有し、ゲート、ソース、ドレインがそのトランジスタを
導通状態に変化させる電圧に接続されているかあるいは
接続されていないデバイスを指し示すために用いられて
いる。
【００１６】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００１７】
【発明の効果】以上述べたごとく、本発明によれば、セ
ルアレイのサイズを低減して性能を向上させたリードオ
ンリメモリが提供される。
ルアレイのサイズを低減して性能を向上させたリードオ
ンリメモリが提供される。
【図１】部分的に製造された集積回路の平面図。
【図２】部分的に製造された集積回路の平面図。
【図３】本発明の実施例の理解を助ける、部分的に製造
された集積回路の断面図。
された集積回路の断面図。
【図４】部分的に製造された集積回路の平面図。
【図５】部分的に製造された集積回路の平面図。
【図６】部分的に製造された集積回路の平面図。
１０ 半導体基板 １１ フィールド酸化物領域 １３ 薄膜酸化物領域 １５ 埋め込み配線層 １７ ポリシリコンゲート １９ コンタクト開口部 ２１ トランジスタ対 １１１ フィールド酸化物領域 １５１ 埋め込み配線層 １７１ ポリシリコンゲート １９１ コンタクト開口部 ２１１ トランジスタ対 ２１３ 薄膜酸化物領域 ２１５ コンタクト開口部 ２１７ ポリシリコンゲート ２１８ ポリシリコンゲート ２１９ 共通ソース／ドレイン ２２０、２２１、２２２、２２３ コンタクト開口部 ２１３１ 薄膜酸化物領域 ２１５１ 共通ソース／ドレイン ２２０１、２２１１、２２２１、２２３１ コンタクト
開口部 ３１１ フィールド酸化物領域 ３１３ 薄膜酸化物領域 ３１５ 埋め込み配線層 ３１７ ポリシリコンゲート ３１８ ポリシリコンゲート ３１９ ポリシリコンゲート ３１９ コンタクト開口部 ３２０ ポリシリコンゲート ３２９ コンタクト開口部 ３１７１ ポリシリコンゲート ３１９１ コンタクト開口部 ３２０１ ドレイン ３２９１ コンタクト開口部 ４１０ ソース ４１２ 第一誘電体層 ４１３ 第二誘電体層 ４１４ 第二開口部 ４１５ 第二金属配線層 ５１１ 第一トランジスタグループ ５１２ 第二トランジスタグループ ５１１ フィールド酸化物領域 ５１３ 薄膜酸化物領域 ５１５ コンタクト開口部 ５１７ ポリシリコンゲート ５１８ ポリシリコンゲート ５１９ 共通ソース／ドレイン ５２０、５２１、５２２、５２３ コンタクト開口部 ５１５１ 共通ソース／ドレイン ５１９１ コンタクト開口部 ５２０１、５２１１、５２２１、５２３１ コンタクト
開口部 ６１１ 第一トランジスタグループ ６１２ 第二トランジスタグループ ７０１ ポリシリコンゲート ７１３ 薄膜酸化物領域
開口部 ３１１ フィールド酸化物領域 ３１３ 薄膜酸化物領域 ３１５ 埋め込み配線層 ３１７ ポリシリコンゲート ３１８ ポリシリコンゲート ３１９ ポリシリコンゲート ３１９ コンタクト開口部 ３２０ ポリシリコンゲート ３２９ コンタクト開口部 ３１７１ ポリシリコンゲート ３１９１ コンタクト開口部 ３２０１ ドレイン ３２９１ コンタクト開口部 ４１０ ソース ４１２ 第一誘電体層 ４１３ 第二誘電体層 ４１４ 第二開口部 ４１５ 第二金属配線層 ５１１ 第一トランジスタグループ ５１２ 第二トランジスタグループ ５１１ フィールド酸化物領域 ５１３ 薄膜酸化物領域 ５１５ コンタクト開口部 ５１７ ポリシリコンゲート ５１８ ポリシリコンゲート ５１９ 共通ソース／ドレイン ５２０、５２１、５２２、５２３ コンタクト開口部 ５１５１ 共通ソース／ドレイン ５１９１ コンタクト開口部 ５２０１、５２１１、５２２１、５２３１ コンタクト
開口部 ６１１ 第一トランジスタグループ ６１２ 第二トランジスタグループ ７０１ ポリシリコンゲート ７１３ 薄膜酸化物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム トーマス コチラン アメリカ合衆国，34711 フロリダ，クレ アモント，クレセント ベイ ブールヴァ ード 11006 (72)発明者 カン ウー リー アメリカ合衆国，18103 ペンシルヴァニ ア，アレンタウン，ヒルヴュー ドライブ 1000
Claims (9)
- 【請求項１】 分離トランジスタ（３１８）によって互
いに分離された第一（３１７）、第二（３１９）のメモ
リデバイスを有しており、 前記分離トランジスタ（３１８）が、導電性を有さない
ことによって前記第一、第二のメモリデバイスを分離す
ることを特徴とする半導体デバイス。 - 【請求項２】 前記第一、第二メモリデバイスが、ＲＯ
Ｍであることを特徴とする請求項第１項に記載の半導体
デバイス。 - 【請求項３】 前記第一メモリデバイスが第二レベルの
導体（４１５）によってＶｄｄに対して接続されたソー
ス／ドレイン（３１９１）を有しており、 前記第一メモリデバイスが埋め込み導体層（３１５）に
よってＶｓｓに対して接続されたソース／ドレインを有
することを特徴とする請求項第２項に記載の半導体デバ
イス。 - 【請求項４】 前記デバイスが、さらに、前記第一メモ
リデバイスに関連する第三のメモリデバイス（３１７
１）を有しており、 前記第三のメモリデバイスが前記埋め込み導体層と同一
のものを介してＶｓｓに接続されたソース／ドレインを
有することを特徴とする請求項第３項に記載の半導体デ
バイス。 - 【請求項５】 前記分離トランジスタがＶｓｓに対して
接続されたゲートを有しており、 前記分離トランジスタのソース（３１９１）が前記第一
メモリデバイスのソース／ドレインであり、 前記分離トランジスタのドレイン（３２９）が前記第二
メモリデバイス（３１９）のソース／ドレインであるこ
とを特徴とする請求項第１項に記載の半導体デバイス。 - 【請求項６】 前記第一メモリデバイスが、各々共通の
第一ソース／ドレイン（２１５）を共有する４つのトラ
ンジスタよりなるグループ（５１１）中の一つのメモリ
デバイスであり、 前記４つのトランジスタよりなる第一グループ中の第一
トランジスタ対（２２３、２２０）が第一の共通ゲート
（２１７）を有し、 前記第一グループの４つのトランジスタのうちの第二ト
ランジスタ対（２２２、２２１）が第二の共通ゲート
（２１８）を有しており、 前記第一グループを構成する４つのトランジスタの各々
が個別の第二ソース／ドレインを有することを特徴とす
る請求項第１項に記載の半導体デバイス。 - 【請求項７】 前記第二メモリデバイスが、各々共通の
第一ソース／ドレイン（２１９）を共有する４つのトラ
ンジスタよりなるグループ（５１２）中の一つのメモリ
デバイスであり、 前記４つのトランジスタよりなる第二グループ中の第一
トランジスタ対（２２３１、２２０１）が第一の共通ゲ
ートを有し、 前記第一グループの４つのトランジスタのうちの第二ト
ランジスタ対（２２２１、２２１１）が第二の共通ゲー
トを有しており、 前記第二グループを構成する４つのトランジスタの各々
が個別の第二ソース／ドレインを有することを特徴とす
る請求項第６項に記載の半導体デバイス。 - 【請求項８】 前記デバイスが、さらに、ゲートがＶｓ
ｓに対して接続された分離トランジスタ（７０１）を有
しており、 前記分離トランジスタのソース（２２１）が前記第一メ
モリデバイスのソース／ドレインであり、 前記分離トランジスタのドレイン（２２０１）が前記第
二メモリデバイスのソース／ドレインであることを特徴
とする請求項第７項に記載の半導体デバイス。 - 【請求項９】 ビアレベルにおいてプログラミングする
ことが可能なヘックス（Ｈｅｘ）ＲＯＭにおいて、 中央に配置されて接地された第一接合（２１５）を有す
る４つのトランジスタよりなる第一グループ（５１１）
と、ここで、前記各々のトランジスタは互いに個別の第
二接合（２２３、２２０、２２２、２２１）を有してい
る前記第一トランジスタグループ中の、第一共通ゲート
（２１７）を有する第一トランジスタ対（２２３、２２
０）と、 前記第一トランジスタグループ中の、第二共通ゲート
（２１８）を有する第二トランジスタ対（２２２、２２
１）と、 ４つのトランジスタよりなる第二グループ（５１２）
と、からんり、 前記第二グループは前記第一グループとはフィールド酸
化物（１１１）によって分離されており、 前記第二グループに属する各々トランジスタは、共通
の、中央に配置されて接地された第一接合（２１９）を
有しており、 個別の第二接合（２２３１、２２０１、２２２１、２２
１１）を有している前記第二グループの前記第一トラン
ジスタ対は、第一の共通のゲートを共有し、 前記第二グループの前記第二トランジスタ対が第二の共
通ゲートを有することを特徴とする半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42826495A | 1995-04-25 | 1995-04-25 | |
| US428264 | 1995-04-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306875A true JPH08306875A (ja) | 1996-11-22 |
Family
ID=23698171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093703A Pending JPH08306875A (ja) | 1995-04-25 | 1996-04-16 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5773867A (ja) |
| EP (1) | EP0740346A1 (ja) |
| JP (1) | JPH08306875A (ja) |
| KR (1) | KR960039402A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066335A (ja) * | 2006-09-04 | 2008-03-21 | Toshiba Corp | 半導体装置 |
| JP2009206473A (ja) * | 2008-02-28 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co Ltd | 新規ｒｏｍセルアレイ構造 |
| JP2010239147A (ja) * | 2010-06-09 | 2010-10-21 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056172A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体装置 |
| US6975136B2 (en) * | 2003-03-20 | 2005-12-13 | Hewlett-Packard Development Company, L.P. | Isolated channel in an integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819144B2 (ja) * | 1977-12-02 | 1983-04-16 | 株式会社東芝 | 読み出し専用記憶装置 |
| JPS59103352A (ja) * | 1982-12-06 | 1984-06-14 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体集積回路装置 |
| JPS601863A (ja) * | 1983-06-20 | 1985-01-08 | Nec Corp | 読み出し専用メモリ |
| US5245212A (en) * | 1989-12-26 | 1993-09-14 | Texas Instruments Incorporated | Self-aligned field-plate isolation between active elements |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
-
1996
- 1996-04-10 KR KR1019960010686A patent/KR960039402A/ko not_active Withdrawn
- 1996-04-16 JP JP8093703A patent/JPH08306875A/ja active Pending
- 1996-04-17 EP EP96302683A patent/EP0740346A1/en not_active Withdrawn
-
1997
- 1997-03-26 US US08/827,352 patent/US5773867A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066335A (ja) * | 2006-09-04 | 2008-03-21 | Toshiba Corp | 半導体装置 |
| US7583533B2 (en) | 2006-09-04 | 2009-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device with high-breakdown-voltage transistors |
| JP2009206473A (ja) * | 2008-02-28 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co Ltd | 新規ｒｏｍセルアレイ構造 |
| JP2010239147A (ja) * | 2010-06-09 | 2010-10-21 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5773867A (en) | 1998-06-30 |
| EP0740346A1 (en) | 1996-10-30 |
| KR960039402A (ko) | 1996-11-25 |
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