JPH08306883A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH08306883A JPH08306883A JP8035260A JP3526096A JPH08306883A JP H08306883 A JPH08306883 A JP H08306883A JP 8035260 A JP8035260 A JP 8035260A JP 3526096 A JP3526096 A JP 3526096A JP H08306883 A JPH08306883 A JP H08306883A
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- semiconductor memory
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ビットラインを酸化させて電気的な特性を向
上させた半導体メモリ装置及びその製造方法を提供す
る。 【解決手段】 本発明は不純物のドーピングされた下部
導電層と、前記下部導電層上にコンタクトホールを有す
る層間絶縁層と、前記コンタクトホールを通じて前記下
部導電層と連結されているビットラインと、前記ビット
ラインを酸化させて形成される酸化層を含む。本発明に
よれば、ビットラインの抵抗値を下げ均一性も向上させ
ることができ、ビットラインとワードラインの表面抵抗
も減らし得る。
上させた半導体メモリ装置及びその製造方法を提供す
る。 【解決手段】 本発明は不純物のドーピングされた下部
導電層と、前記下部導電層上にコンタクトホールを有す
る層間絶縁層と、前記コンタクトホールを通じて前記下
部導電層と連結されているビットラインと、前記ビット
ラインを酸化させて形成される酸化層を含む。本発明に
よれば、ビットラインの抵抗値を下げ均一性も向上させ
ることができ、ビットラインとワードラインの表面抵抗
も減らし得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体のメモリ装置
及びその製造方法に係り、さらに詳細には、ビットライ
ンを酸化させて電気的な特性を向上させた半導体メモリ
装置及びその製造方法に関する。
及びその製造方法に係り、さらに詳細には、ビットライ
ンを酸化させて電気的な特性を向上させた半導体メモリ
装置及びその製造方法に関する。
【０００２】
【従来の技術】最近半導体の製造技術の発達と半導体メ
モリ装置の応用分野の拡大により、大容量、高集積、高
機能のメモリ装置の開発が進んでおり、特に一つのトラ
ンジスタと一つのキャパシターで一つのメモリセルを構
成するＤＲＡＭ(Dynamic Randam Access Memory)の刮目
に値する技術の進歩は、６４メガＤＲＡＭの量産初期及
び２５６メガＤＲＡＭの試製品の製作が可能な水準にま
で至っている。
モリ装置の応用分野の拡大により、大容量、高集積、高
機能のメモリ装置の開発が進んでおり、特に一つのトラ
ンジスタと一つのキャパシターで一つのメモリセルを構
成するＤＲＡＭ(Dynamic Randam Access Memory)の刮目
に値する技術の進歩は、６４メガＤＲＡＭの量産初期及
び２５６メガＤＲＡＭの試製品の製作が可能な水準にま
で至っている。
【０００３】これによりデザインルールが次第に縮小さ
れ、これによりコンタクトや各種のパターンのピッチな
どが次第に小さくなっていくので、ライン、例えばビッ
トラインと関連づけられた抵抗（表面抵抗やコンタクト
抵抗）値が増加し抵抗値の均一性が不良になるなどの諸
問題が発生するようになった。従って抵抗値を減らし、
均一性も確保し得る構造や製造方法の開発が要求されて
いる。特に、６４メガＤＲＡＭ級のデザインルール、例
えばビットラインの線幅が０．３〜０．５μｍ、そして
メモリセル内でビットラインが下部のドーピングされた
導電層に連結されるようにするコンタクトホール（以
下、セル内のコンタクトホールとする）の大きさが０．
４×０．４〜０．６×０．６μｃｍ2程度を使用する半
導体メモリ装置で、前記した問題点が製品の機能と収率
向上に深刻な障害となっている。
れ、これによりコンタクトや各種のパターンのピッチな
どが次第に小さくなっていくので、ライン、例えばビッ
トラインと関連づけられた抵抗（表面抵抗やコンタクト
抵抗）値が増加し抵抗値の均一性が不良になるなどの諸
問題が発生するようになった。従って抵抗値を減らし、
均一性も確保し得る構造や製造方法の開発が要求されて
いる。特に、６４メガＤＲＡＭ級のデザインルール、例
えばビットラインの線幅が０．３〜０．５μｍ、そして
メモリセル内でビットラインが下部のドーピングされた
導電層に連結されるようにするコンタクトホール（以
下、セル内のコンタクトホールとする）の大きさが０．
４×０．４〜０．６×０．６μｃｍ2程度を使用する半
導体メモリ装置で、前記した問題点が製品の機能と収率
向上に深刻な障害となっている。
【０００４】図１は、従来の技術によるビットラインを
有する半導体メモリ装置の製造方法を説明するために示
した断面図である。
有する半導体メモリ装置の製造方法を説明するために示
した断面図である。
【０００５】先ず、半導体基板上に素子分離膜３を形成
して活性領域間の素子分離を実現した後、第１絶縁膜５
とゲート電極７、第２絶縁膜９、ソースとドレイン１１
及びスペーサ１３を具備するトランジスタを形成する。
次いで、後続コンタクトホール工程の大変さを減らすた
めにランディングパッド１５を形成する。前記ランディ
ングパッド１５は、微細コンタクト形成時半導体基板上
に直接コンタクトホールを形成しようとする場合発生し
得る諸問題、例えば写真工程の整列不良やコンタクト抵
抗の増加などを緩和させ得る。次いで、前記ランディン
グパッド１５を覆う層間絶縁膜１７を形成させた後、後
続工程のビットラインとランディングパッド１５を連結
させるためにコンタクトホール１９、１９′を形成させ
る。
して活性領域間の素子分離を実現した後、第１絶縁膜５
とゲート電極７、第２絶縁膜９、ソースとドレイン１１
及びスペーサ１３を具備するトランジスタを形成する。
次いで、後続コンタクトホール工程の大変さを減らすた
めにランディングパッド１５を形成する。前記ランディ
ングパッド１５は、微細コンタクト形成時半導体基板上
に直接コンタクトホールを形成しようとする場合発生し
得る諸問題、例えば写真工程の整列不良やコンタクト抵
抗の増加などを緩和させ得る。次いで、前記ランディン
グパッド１５を覆う層間絶縁膜１７を形成させた後、後
続工程のビットラインとランディングパッド１５を連結
させるためにコンタクトホール１９、１９′を形成させ
る。
【０００６】次に、前記半導体基板１の全面にポリシリ
コン膜２１とタングステンシリサイド２３を順次に形成
させ、写真蝕刻工程を行いポリシリコン膜２１とタング
ステンシリサイド２３よりなるビットラインを形成す
る。以降の工程は通常の半導体メモリ装置に対する製造
工程と同一である。
コン膜２１とタングステンシリサイド２３を順次に形成
させ、写真蝕刻工程を行いポリシリコン膜２１とタング
ステンシリサイド２３よりなるビットラインを形成す
る。以降の工程は通常の半導体メモリ装置に対する製造
工程と同一である。
【０００７】図１に説明された半導体メモリ装置のゲー
ト電極（７、あるいはセルアレイ部ではワードラインと
言う）は、メモリ装置の高集積化によりデザインルール
が次第に縮むにつれ次第に増加しているワードライン７
の信号遅れを減らすためにポリサイド構造、例えばポリ
シリコン膜とタングステンシリサイドとよりなるゲート
電極７を使用する。このような場合、前記周辺回路部に
形成されたコンタクトホール１９′を通じて連結される
上部と下部の膜質が全てポリサイド構造を有する。従っ
て、上下部のポリサイド構造ではビットラインを構成す
るポリシリコン膜２１に含まれた不純物が後続工程の熱
処理効果により上下に位置したタングステンシリサイド
に吸い込まれ、コンタクトホール形成時蝕刻によりゲー
ト電極の表面が不良になる。その結果、ビットラインの
コンタクト抵抗の均一性が悪くなりコンタクト抵抗自体
も高い値を有する問題がある。
ト電極（７、あるいはセルアレイ部ではワードラインと
言う）は、メモリ装置の高集積化によりデザインルール
が次第に縮むにつれ次第に増加しているワードライン７
の信号遅れを減らすためにポリサイド構造、例えばポリ
シリコン膜とタングステンシリサイドとよりなるゲート
電極７を使用する。このような場合、前記周辺回路部に
形成されたコンタクトホール１９′を通じて連結される
上部と下部の膜質が全てポリサイド構造を有する。従っ
て、上下部のポリサイド構造ではビットラインを構成す
るポリシリコン膜２１に含まれた不純物が後続工程の熱
処理効果により上下に位置したタングステンシリサイド
に吸い込まれ、コンタクトホール形成時蝕刻によりゲー
ト電極の表面が不良になる。その結果、ビットラインの
コンタクト抵抗の均一性が悪くなりコンタクト抵抗自体
も高い値を有する問題がある。
【０００８】
【発明が解決しようとする課題】本発明の目的はビット
ラインのコンタクト抵抗を減らすことができ均一性も向
上させ得る半導体メモリ装置を提供することにある。
ラインのコンタクト抵抗を減らすことができ均一性も向
上させ得る半導体メモリ装置を提供することにある。
【０００９】本発明の他の目的は前記半導体メモリ装置
を製造するに適した製造方法を提供することにある。
を製造するに適した製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明による半導体メモリ装置は、不純物のドー
ピングされた下部導電層と、前記下部導電層上にコンタ
クトホールを有する層間絶縁層と、前記コンタクトホー
ルを通じて前記下部導電層と連結されているビットライ
ンと、前記ビットラインを酸化させて形成される酸化層
を含む。
めに、本発明による半導体メモリ装置は、不純物のドー
ピングされた下部導電層と、前記下部導電層上にコンタ
クトホールを有する層間絶縁層と、前記コンタクトホー
ルを通じて前記下部導電層と連結されているビットライ
ンと、前記ビットラインを酸化させて形成される酸化層
を含む。
【００１１】前記下部導電層は半導体基板に形成された
ソース又はドレイン領域及びゲート電極になることがで
き、前記酸化層の厚さは３００Å以内に構成し前記ビッ
トライン及びゲート電極はポリシリコン膜とタングステ
ンシリサイドの積層されたポリサイドの形態で形成し得
る。
ソース又はドレイン領域及びゲート電極になることがで
き、前記酸化層の厚さは３００Å以内に構成し前記ビッ
トライン及びゲート電極はポリシリコン膜とタングステ
ンシリサイドの積層されたポリサイドの形態で形成し得
る。
【００１２】本発明の他の目的を達成するために、本発
明の半導体メモリ装置の製造方法は、不純物のドーピン
グされた下部導電層を形成する段階と、前記下部導電層
上に層間絶縁層を形成させる段階と、前記層間絶縁層に
コンタクトホールを形成する段階と、前記コンタクトホ
ールを通じて前記下部導電層にビットラインを連結させ
る段階と、前記ビットラインを酸化させてビットライン
上に酸化層を形成する段階を含む。
明の半導体メモリ装置の製造方法は、不純物のドーピン
グされた下部導電層を形成する段階と、前記下部導電層
上に層間絶縁層を形成させる段階と、前記層間絶縁層に
コンタクトホールを形成する段階と、前記コンタクトホ
ールを通じて前記下部導電層にビットラインを連結させ
る段階と、前記ビットラインを酸化させてビットライン
上に酸化層を形成する段階を含む。
【００１３】前記酸化層を形成する段階は乾式酸化方法
又は湿式酸化方法を利用して行い、前記酸化層の厚さは
３００Å以内に形成する。さらに、前記酸化段階は急速
熱酸化方法を利用して行うこともでき、前記乾式酸化方
法は７００〜１１００℃の温度で行われる。
又は湿式酸化方法を利用して行い、前記酸化層の厚さは
３００Å以内に形成する。さらに、前記酸化段階は急速
熱酸化方法を利用して行うこともでき、前記乾式酸化方
法は７００〜１１００℃の温度で行われる。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
明を詳細に説明する。
【００１５】図２は本発明による半導体メモリ装置に対
するレイアウト図であり、図３Ａ及び図３Ｂはそれぞれ
前記図２のＡ−Ａ′線及びＢ−Ｂ′線に沿って本発明の
ビットラインの構造を説明するために示した半導体メモ
リ装置の断面図である。
するレイアウト図であり、図３Ａ及び図３Ｂはそれぞれ
前記図２のＡ−Ａ′線及びＢ−Ｂ′線に沿って本発明の
ビットラインの構造を説明するために示した半導体メモ
リ装置の断面図である。
【００１６】図２を参照すれば、部材番号４３と３３は
それぞれ素子分離領域と活性領域を示し、部材番号４７
と５５はそれぞれワードラインとランディングパッドを
示す。更に部材番号５９と３９はコンタクトホールとビ
ットラインを示す。
それぞれ素子分離領域と活性領域を示し、部材番号４７
と５５はそれぞれワードラインとランディングパッドを
示す。更に部材番号５９と３９はコンタクトホールとビ
ットラインを示す。
【００１７】図３Ａ及び図３Ｂを参照すれば、半導体基
板４１に素子分離膜４３が形成されて活性領域を限定
し、半導体基板上４１に第１絶縁膜４５（ゲート絶縁
膜）とゲート電極４７、第２絶縁膜４９、ソースとドレ
イン５１及びスペーサ５３を具備するトランジスタが形
成されている。それに、ソース及びドレイン５１と接続
されるランディングパッド５５が備えられており、前記
ランディングパッド５５を絶縁するために層間絶縁膜５
７が形成されており、後続工程に形成されるセルアレイ
部におけるビットラインとランディングパット５５及び
周辺回路部のゲート電極４７とビットラインとを連結さ
せるためにコンタクトホール５９，５９′が備えられて
いる。さらに前記半導体基板４１の全面に形成され、ラ
ンディングパッド及びゲート電極と接続され、ポリシリ
コン膜６１と金属シリサイド６３とよりなるビットライ
ンが形成されている。
板４１に素子分離膜４３が形成されて活性領域を限定
し、半導体基板上４１に第１絶縁膜４５（ゲート絶縁
膜）とゲート電極４７、第２絶縁膜４９、ソースとドレ
イン５１及びスペーサ５３を具備するトランジスタが形
成されている。それに、ソース及びドレイン５１と接続
されるランディングパッド５５が備えられており、前記
ランディングパッド５５を絶縁するために層間絶縁膜５
７が形成されており、後続工程に形成されるセルアレイ
部におけるビットラインとランディングパット５５及び
周辺回路部のゲート電極４７とビットラインとを連結さ
せるためにコンタクトホール５９，５９′が備えられて
いる。さらに前記半導体基板４１の全面に形成され、ラ
ンディングパッド及びゲート電極と接続され、ポリシリ
コン膜６１と金属シリサイド６３とよりなるビットライ
ンが形成されている。
【００１８】特に、前記図３Ａに示された本発明は図１
の従来の半導体装置の構造と比較する時、通常のトラン
ジスタとランディングパッド５５、コンタクトホールと
ビットラインを具備することは同一であるが、前記ビッ
トラインの表面に酸化膜６５が追加されている。前記酸
化膜６５の形成時提供される高い温度によってビットラ
インを成しているポリシリコン膜６１内に含有された不
純物がさらに活性化されビットラインと下部導電層（ラ
ンディングパッド５５）間のコンタクト抵抗値が減りそ
の分布も均一になる効果を得ることができる。同時に前
記酸化膜６５が不純物の移動に対する遮断膜として作用
することにより、ビットラインの上部に後工程で形成さ
れる層間絶縁膜がＢＰＳＧ(Boro-Phospo-Silicate-Glas
s)膜である場合、不純物の離脱現象によって発生する気
泡も防止し得る。
の従来の半導体装置の構造と比較する時、通常のトラン
ジスタとランディングパッド５５、コンタクトホールと
ビットラインを具備することは同一であるが、前記ビッ
トラインの表面に酸化膜６５が追加されている。前記酸
化膜６５の形成時提供される高い温度によってビットラ
インを成しているポリシリコン膜６１内に含有された不
純物がさらに活性化されビットラインと下部導電層（ラ
ンディングパッド５５）間のコンタクト抵抗値が減りそ
の分布も均一になる効果を得ることができる。同時に前
記酸化膜６５が不純物の移動に対する遮断膜として作用
することにより、ビットラインの上部に後工程で形成さ
れる層間絶縁膜がＢＰＳＧ(Boro-Phospo-Silicate-Glas
s)膜である場合、不純物の離脱現象によって発生する気
泡も防止し得る。
【００１９】さらに、本発明はビットラインの表面に形
成される酸化膜６５を有するので前記酸化膜６５の形成
時酸化剤の一部が下部に浸透して図３Ａ及び図３Ｂに示
したようにランディングパッド５５の表面はある程度酸
化されて酸化膜６５ａが形成されるので、もしランディ
ングパッド５５の間に薄い導電性の残留物が存する場合
これを比導電性に変化させ得る。
成される酸化膜６５を有するので前記酸化膜６５の形成
時酸化剤の一部が下部に浸透して図３Ａ及び図３Ｂに示
したようにランディングパッド５５の表面はある程度酸
化されて酸化膜６５ａが形成されるので、もしランディ
ングパッド５５の間に薄い導電性の残留物が存する場合
これを比導電性に変化させ得る。
【００２０】次に、本発明による半導体メモリ装置の製
造方法を説明する。
造方法を説明する。
【００２１】図４Ａないし図５Ｃは本発明による半導体
メモリ装置の製造方法を示した断面図である。
メモリ装置の製造方法を示した断面図である。
【００２２】図４Ａはスペーサ５３を有するトランジス
タ、ランディングパッド５５及び層間絶縁膜５７を形成
する段階を示す。
タ、ランディングパッド５５及び層間絶縁膜５７を形成
する段階を示す。
【００２３】具体的に、半導体基板４１上に素子分離膜
４３を形成して活性領域を限定する素子分離を実現した
後、第１絶縁膜４５とゲート電極４７、第２絶縁膜４
９、ソースとドレイン５１及びスペーサ５３を具備する
トランジスタを形成する。
４３を形成して活性領域を限定する素子分離を実現した
後、第１絶縁膜４５とゲート電極４７、第２絶縁膜４
９、ソースとドレイン５１及びスペーサ５３を具備する
トランジスタを形成する。
【００２４】前記トランジスタのゲート電極４７は不純
物のドーピングされたポリシリコン膜や不純物のドーピ
ングされたポリシリコン膜とタングステンシリサイドの
積層された構造で形成し、前記ゲート電極４７は２００
０〜３０００Å、第２絶縁膜４９は約１０００Åの厚さ
に形成する。
物のドーピングされたポリシリコン膜や不純物のドーピ
ングされたポリシリコン膜とタングステンシリサイドの
積層された構造で形成し、前記ゲート電極４７は２００
０〜３０００Å、第２絶縁膜４９は約１０００Åの厚さ
に形成する。
【００２５】前記ゲート電極４７を形成する物質中不純
物のドーピングされたポリシリコン膜は種々の方法で形
成可能であって、例えば不純物のドーピングされたポリ
シリコン膜を用いたりイオン注入、ＰＯＣＩ3処理など
の方法で不純物をドーピングして使用し得る。さらに、
前記ゲート電極形成用の物質の一種であるタングステン
シリサイドも化学的気相蒸着法や物理的蒸着気相法など
の様々な方法で形成し得る。
物のドーピングされたポリシリコン膜は種々の方法で形
成可能であって、例えば不純物のドーピングされたポリ
シリコン膜を用いたりイオン注入、ＰＯＣＩ3処理など
の方法で不純物をドーピングして使用し得る。さらに、
前記ゲート電極形成用の物質の一種であるタングステン
シリサイドも化学的気相蒸着法や物理的蒸着気相法など
の様々な方法で形成し得る。
【００２６】特に、図４Ａのようにコンタクトホールの
余裕度を確保するために後工程でランディングパッドを
使用する場合ランディングパッド形成のための写真蝕刻
工程時、過度な蝕刻によりランディングパッドとゲート
電極を構成するポリサイド膜間に起こる短絡も前記第２
絶縁膜４９によって防止することができる。無論このよ
うに短絡防止の役割を果たすためには第２絶縁膜４９の
厚さは一定の厚さ、例えば５００〜１５００Å位以上に
形成させるべきである。
余裕度を確保するために後工程でランディングパッドを
使用する場合ランディングパッド形成のための写真蝕刻
工程時、過度な蝕刻によりランディングパッドとゲート
電極を構成するポリサイド膜間に起こる短絡も前記第２
絶縁膜４９によって防止することができる。無論このよ
うに短絡防止の役割を果たすためには第２絶縁膜４９の
厚さは一定の厚さ、例えば５００〜１５００Å位以上に
形成させるべきである。
【００２７】次に、約２５００Å程度のポリシリコンを
半導体基板４１の全面に蒸着させエッチパックや化学機
械的研磨法などを用いてポリシリコンを５００〜１５０
０Åほど取り除き且つ平坦化させた後写真蝕刻工程を利
用してランディングパッド５５を形成する。前記ランデ
ィングパッド５５も不純物をドーピングする時に、ゲー
ト電極４７に用いられた物質であるポリシリコンのドー
ピングと同じように種々の方法を用い得る。前記ランデ
ィングパッド５５は、後続コンタクトホールの工程の大
変さを減らすために形成するが、前記ランダィングパッ
ド５５は微細コンタクト形成時、半導体基板上に直接コ
ンタクトホールを形成しようとする場合発生し得る諸問
題、例えば写真工程の整列不良やコンタクト抵抗の増加
などを緩和させ得る。
半導体基板４１の全面に蒸着させエッチパックや化学機
械的研磨法などを用いてポリシリコンを５００〜１５０
０Åほど取り除き且つ平坦化させた後写真蝕刻工程を利
用してランディングパッド５５を形成する。前記ランデ
ィングパッド５５も不純物をドーピングする時に、ゲー
ト電極４７に用いられた物質であるポリシリコンのドー
ピングと同じように種々の方法を用い得る。前記ランデ
ィングパッド５５は、後続コンタクトホールの工程の大
変さを減らすために形成するが、前記ランダィングパッ
ド５５は微細コンタクト形成時、半導体基板上に直接コ
ンタクトホールを形成しようとする場合発生し得る諸問
題、例えば写真工程の整列不良やコンタクト抵抗の増加
などを緩和させ得る。
【００２８】次に、半導体基板の全面に層間絶縁膜、例
えばＢＰＳＧを約３５００Åの厚さに蒸着させ化学機械
的研磨法、エッチバック、ＢＰＳＧフロー中のいずれか
一つを用いて平坦化させる。
えばＢＰＳＧを約３５００Åの厚さに蒸着させ化学機械
的研磨法、エッチバック、ＢＰＳＧフロー中のいずれか
一つを用いて平坦化させる。
【００２９】図４Ｂは層間絶縁膜にコンタクトホールを
形成した後、ビットラインを形成する段階を示す。
形成した後、ビットラインを形成する段階を示す。
【００３０】具体的に、層間絶縁膜５７に後続工程で形
成されるビットラインとセルアレイ部で下部導電層５５
（ランディングパッド）及び周辺回路部のゲート電極４
７を連結させるコンタクトホール５９，５９′を形成さ
せた後、前記半導体基板の全面にポリサイド層、例えば
ポリシリコン膜６１とタングステンシリサイド６３をそ
れぞれ１０００，１５００Å程度に順次に蒸着させてビ
ットラインを形成する。この際使用されるポリシリコン
膜も不純物をドーピングするに前記の種々の方法を用い
得る。
成されるビットラインとセルアレイ部で下部導電層５５
（ランディングパッド）及び周辺回路部のゲート電極４
７を連結させるコンタクトホール５９，５９′を形成さ
せた後、前記半導体基板の全面にポリサイド層、例えば
ポリシリコン膜６１とタングステンシリサイド６３をそ
れぞれ１０００，１５００Å程度に順次に蒸着させてビ
ットラインを形成する。この際使用されるポリシリコン
膜も不純物をドーピングするに前記の種々の方法を用い
得る。
【００３１】図５Ｃはビットラインの表面を酸化させる
段階を示す。
段階を示す。
【００３２】具体的に、ポリシリコン膜６１とタングス
テンシリサイド６３とよりなるビットラインの表面を酸
化させる。前記ビットラインの酸化は本実施例では熱酸
化、例えば８５０〜９００℃で３０分位の乾式酸化方法
を利用し、前記ビットラインの表面上に酸化層６５を形
成する。ところで、前記ビットラインの酸化は湿式酸化
方法や急速熱酸化方法などの多様な工程により達成され
ることもでき、酸化膜を形成することなく不純物活性化
の効果を有する高温アニーリング方法によって達成され
ることもできる。
テンシリサイド６３とよりなるビットラインの表面を酸
化させる。前記ビットラインの酸化は本実施例では熱酸
化、例えば８５０〜９００℃で３０分位の乾式酸化方法
を利用し、前記ビットラインの表面上に酸化層６５を形
成する。ところで、前記ビットラインの酸化は湿式酸化
方法や急速熱酸化方法などの多様な工程により達成され
ることもでき、酸化膜を形成することなく不純物活性化
の効果を有する高温アニーリング方法によって達成され
ることもできる。
【００３３】以上の順序により本発明による半導体メモ
リ装置は完成され、以降の第２層間絶縁膜、キャパシタ
ー及び金属配線の工程は通常の方法を使用する。
リ装置は完成され、以降の第２層間絶縁膜、キャパシタ
ー及び金属配線の工程は通常の方法を使用する。
【００３４】図６は本発明によりゲート電極上にコンタ
クトホールを通じて連結されたビットラインのコンタク
ト抵抗の分布グラフである。
クトホールを通じて連結されたビットラインのコンタク
ト抵抗の分布グラフである。
【００３５】具体的に、ビットラインの表面に形成され
る酸化膜を作るために乾式酸化を３０分間行った時、工
程温度による０．６×０．６μｍ2の大きさを有するコ
ンタクトホールの抵抗値及び均一性を示した。工程温度
が増加するにつれ抵抗値が減少しながら均一になってお
り、特に８５０℃以上の温度でコンタクト抵抗が減りそ
の値が著しく均一になる傾向が判る。
る酸化膜を作るために乾式酸化を３０分間行った時、工
程温度による０．６×０．６μｍ2の大きさを有するコ
ンタクトホールの抵抗値及び均一性を示した。工程温度
が増加するにつれ抵抗値が減少しながら均一になってお
り、特に８５０℃以上の温度でコンタクト抵抗が減りそ
の値が著しく均一になる傾向が判る。
【００３６】図７及び図８は、それぞれ図６と同一の工
程条件で工程温度の増加によるビットライン及びワード
ラインの表面抵抗を示したものである。
程条件で工程温度の増加によるビットライン及びワード
ラインの表面抵抗を示したものである。
【００３７】具体的に、工程温度が８００℃より９００
℃に増加することにより、ビットライン及びワードライ
ンの表面抵抗値が減少しながら均一になる傾向が判る。
℃に増加することにより、ビットライン及びワードライ
ンの表面抵抗値が減少しながら均一になる傾向が判る。
【００３８】本発明によれば、ビットラインとゲート電
極間のコンタクト抵抗が減りその均一性が増加し、ビッ
トラインやワードラインの表面抵抗も減り均一になっ
た。このようにビットラインと関連した抵抗の特性が改
善される原因は次の通りである。
極間のコンタクト抵抗が減りその均一性が増加し、ビッ
トラインやワードラインの表面抵抗も減り均一になっ
た。このようにビットラインと関連した抵抗の特性が改
善される原因は次の通りである。
【００３９】第一、コンタクトホールとゲート電極とが
会う界面は蝕刻工程などで多くの損傷を被るようになる
が、本発明の酸化工程を通じて広く知られた高温アニー
リングの効果を有することにより接触界面に存する欠陥
を無くすことができる。
会う界面は蝕刻工程などで多くの損傷を被るようになる
が、本発明の酸化工程を通じて広く知られた高温アニー
リングの効果を有することにより接触界面に存する欠陥
を無くすことができる。
【００４０】第二、酸化工程で提供される高温の環境が
ビットラインを成しているポリシリコン内に含まれた不
純物をさらに活性化させる。
ビットラインを成しているポリシリコン内に含まれた不
純物をさらに活性化させる。
【００４１】従って、従来の技術はポリシリコン膜内の
不純物が上部と下部のタングステンシリサイドに漏れて
ビットラインと下部導電層を連結するコンタクト抵抗値
が不均一になったが、これに対し本発明は接触界面の欠
陥を無くし、ポリシリコン膜内の不純物は上部と下部と
のタングステンシリサイドに漏れても、漏れた不純物を
充分に補償しても残る程に活性化され、コンタクト抵抗
値が減り、コンタクト抵抗値の分布も均一になるものと
解釈される。さらに、本発明はワードラインとビットラ
インの面抵抗が減り均一になる現象もまた、ポリシリコ
ン内に存する不純物が活性化された結果と言える。
不純物が上部と下部のタングステンシリサイドに漏れて
ビットラインと下部導電層を連結するコンタクト抵抗値
が不均一になったが、これに対し本発明は接触界面の欠
陥を無くし、ポリシリコン膜内の不純物は上部と下部と
のタングステンシリサイドに漏れても、漏れた不純物を
充分に補償しても残る程に活性化され、コンタクト抵抗
値が減り、コンタクト抵抗値の分布も均一になるものと
解釈される。さらに、本発明はワードラインとビットラ
インの面抵抗が減り均一になる現象もまた、ポリシリコ
ン内に存する不純物が活性化された結果と言える。
【００４２】
【発明の効果】従来の技術はビットラインの形成以後の
後続工程であり、第２層間絶縁膜がＢＰＳＧで形成する
場合、ＢＰＳＧ内に含まれたＢ，Ｐなどの不純物がビッ
トラインを形成するタングステンシリサイドに漏れて気
泡が発生するが、これに対し本発明は酸化膜が不純物の
移動を防ぐ役割をするのでこれを防止し得る。同時に本
発明の実施例のようにランディングパッドを使用する工
程で発生するランディングパッド間の導電性の残留物に
よる短絡も、図３Ｂに示したように酸化膜形成の工程時
酸化剤が浸透してランディングパッドを酸化させること
により、ランディングパッドとの間に残るかも知れない
導電性の残留物が酸化膜質に変わり、ランディングパッ
ド間を電気的に完璧に絶縁させ得る。
後続工程であり、第２層間絶縁膜がＢＰＳＧで形成する
場合、ＢＰＳＧ内に含まれたＢ，Ｐなどの不純物がビッ
トラインを形成するタングステンシリサイドに漏れて気
泡が発生するが、これに対し本発明は酸化膜が不純物の
移動を防ぐ役割をするのでこれを防止し得る。同時に本
発明の実施例のようにランディングパッドを使用する工
程で発生するランディングパッド間の導電性の残留物に
よる短絡も、図３Ｂに示したように酸化膜形成の工程時
酸化剤が浸透してランディングパッドを酸化させること
により、ランディングパッドとの間に残るかも知れない
導電性の残留物が酸化膜質に変わり、ランディングパッ
ド間を電気的に完璧に絶縁させ得る。
【００４３】本発明は前記実施例に限定されず、ランデ
ィングパッドを使用せずにシリコンの基板上に直接ビッ
トラインが連結されるコンタクトホールを形成する場
合、ゲート電極をポリシリコンの単層で形成する場合、
層間絶縁膜でＵＳＧ(undoped silicate glass)、ＨＴＯ
(high temperature oxide)などの物質を使用する場合の
ように、本発明の技術的思想を外れない範囲内で当分野
の通常の知識を持つ者により様々な応用が可能であるこ
とは無論である。
ィングパッドを使用せずにシリコンの基板上に直接ビッ
トラインが連結されるコンタクトホールを形成する場
合、ゲート電極をポリシリコンの単層で形成する場合、
層間絶縁膜でＵＳＧ(undoped silicate glass)、ＨＴＯ
(high temperature oxide)などの物質を使用する場合の
ように、本発明の技術的思想を外れない範囲内で当分野
の通常の知識を持つ者により様々な応用が可能であるこ
とは無論である。
【図１】 従来の技術によるビツトラインを有する半導
体メモリ装置の製造方法を説明するために示した断面図
である。
体メモリ装置の製造方法を説明するために示した断面図
である。
【図２】 本発明による半導体メモリ装置に対するレイ
アウト図である。
アウト図である。
【図３】 （Ａ）及び（Ｂ）はそれぞれ前記図２のＡ−
Ａ′線及びＢ−Ｂ′線に沿って本発明のビットライン構
造をを説明するために示した半導体メモリ装置の断面図
である。
Ａ′線及びＢ−Ｂ′線に沿って本発明のビットライン構
造をを説明するために示した半導体メモリ装置の断面図
である。
【図４】 （Ａ）及び（Ｂ）は本発明による半導体メモ
リ装置の製造方法を示した断面図である。
リ装置の製造方法を示した断面図である。
【図５】 （Ｃ）は本発明による半導体メモリ装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図６】 本発明によりゲート電極上にコンタクトホー
ルを通じて連結されたビットラインのコンタクト抵抗の
分布グラフである。
ルを通じて連結されたビットラインのコンタクト抵抗の
分布グラフである。
【図７】 本発明によるビットライン及びワードライン
の表面抵抗の分布グラフである。
の表面抵抗の分布グラフである。
【図８】 本発明によるビットライン及びワードライン
の表面抵抗の分布グラフである。
の表面抵抗の分布グラフである。
３３ 活性領域、３９ ビットライン、４１ 半導体基
板、４３ 素子分離領域、４５ 第１絶縁膜、４７ ゲ
ート電極（ワードライン）、４９ 第２絶縁膜、５１
ソースとドレイン、５３ スペーサ、５５ ランディン
グパッド、５７層間絶縁膜、５９，５９’ コンタクト
ホール、６１ ポリシリコン膜、６３金属シリサイド、
６５ 酸化膜
板、４３ 素子分離領域、４５ 第１絶縁膜、４７ ゲ
ート電極（ワードライン）、４９ 第２絶縁膜、５１
ソースとドレイン、５３ スペーサ、５５ ランディン
グパッド、５７層間絶縁膜、５９，５９’ コンタクト
ホール、６１ ポリシリコン膜、６３金属シリサイド、
６５ 酸化膜
Claims (13)
- 【請求項１】 不純物のドーピングされた下部導電層
と、 前記下部導電層上にコンタクトホールを有する中間絶縁
層と、 前記コンタクトホールを通じて前記下部導電層と連結さ
れているビットラインと、 前記ビットラインを酸化させて形成される酸化層を含む
ことを特徴とする半導体メモリ装置。 - 【請求項２】 前記下部導電層はゲート電極であること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記下部導電層は半導体基板のソース又
はドレイン領域であることを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項４】 前記酸化層の厚さは３００Å以内である
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項５】 前記ビットラインはポリシリコン膜と金
属シリサイドの積層されたポリサイド構造であることを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記ゲート電極はポリシリコン膜と金属
シリサイドとが積層されたポリサイド構造であることを
特徴とする請求項２記載の半導体メモリ装置。 - 【請求項７】 前記金属シリサイドはタングステンシリ
サイドであることを特徴とする請求項５記載の半導体メ
モリ装置。 - 【請求項８】 不純物のドーピングされた下部導電層を
形成する段階と、 前記下部導電層上に層間絶縁層を蒸着させる段階と、 前記層間絶縁層にコンタクトホールを形成する段階と、 前記コンタクトホールを通じ前記下部導電層にビットラ
インを連結させる段階と、 前記ビットラインを酸化させ前記ビットライン上に酸化
層を形成する段階を含むことを特徴とする半導体メモリ
装置の製造方法。 - 【請求項９】 前記酸化層は熱酸化層であることを特徴
とする請求項８記載の半導体メモリ装置の製造方法。 - 【請求項１０】 前記ビットラインの酸化段階は乾式酸
化方法又は湿式酸化方法を利用して行うことを特徴とす
る請求項８記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記酸化層の厚さは３００Å以内に形
成することを特徴とする請求項８記載の半導体メモリ装
置の製造方法。 - 【請求項１２】 前記ビットラインを酸化する段階は急
速熱酸化方法を利用して行うことを特徴とする請求項８
記載の半導体メモリ装置の製造方法。 - 【請求項１３】 前記下部導電層はポリサイド構造のゲ
ート電極であることを特徴とするする請求項８記載の半
導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-P-011620 | 1995-05-11 | ||
| KR1019950011620A KR960043196A (ko) | 1995-05-11 | 1995-05-11 | 반도체 메모리 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306883A true JPH08306883A (ja) | 1996-11-22 |
Family
ID=19414242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035260A Pending JPH08306883A (ja) | 1995-05-11 | 1996-02-22 | 半導体メモリ装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08306883A (ja) |
| KR (1) | KR960043196A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| WO2021158320A1 (en) * | 2020-02-04 | 2021-08-12 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
-
1995
- 1995-05-11 KR KR1019950011620A patent/KR960043196A/ko not_active Withdrawn
-
1996
- 1996-02-22 JP JP8035260A patent/JPH08306883A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| WO2021158320A1 (en) * | 2020-02-04 | 2021-08-12 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
| US11495293B2 (en) | 2020-02-04 | 2022-11-08 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
| US12040014B2 (en) | 2020-02-04 | 2024-07-16 | Micron Technology, Inc. | Configurable resistivity for lines in a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043196A (ko) | 1996-12-23 |
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