JPH08307045A - 配線基板 - Google Patents
配線基板Info
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- JPH08307045A JPH08307045A JP12896595A JP12896595A JPH08307045A JP H08307045 A JPH08307045 A JP H08307045A JP 12896595 A JP12896595 A JP 12896595A JP 12896595 A JP12896595 A JP 12896595A JP H08307045 A JPH08307045 A JP H08307045A
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- JP
- Japan
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- chip
- wiring board
- substrate
- semiconductor chip
- resist film
- Prior art date
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- Abandoned
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、電極間隔の狭い半導体チツプの実装
に対応し得る配線基板の実現を目的とするものである。 【構成】配線基板の基板上に被着されるレジスト膜に対
して、半導体チツプの実装位置に当該半導体チツプの基
板との対向面とほぼ同等又は当該対向面よりも大きい開
口部を設けるようにしたことにより、半導体チツプの各
電極と、これら各電極にそれぞれ対応させて基板に設け
られた各電極とをバンプの高さや、レジスト膜の高さに
関わりなくバンプを介して確実に接合させることがで
き、かくして電極間ピツチの狭い半導体チツプの実装に
対応し得る配線基板を実現できる。
に対応し得る配線基板の実現を目的とするものである。 【構成】配線基板の基板上に被着されるレジスト膜に対
して、半導体チツプの実装位置に当該半導体チツプの基
板との対向面とほぼ同等又は当該対向面よりも大きい開
口部を設けるようにしたことにより、半導体チツプの各
電極と、これら各電極にそれぞれ対応させて基板に設け
られた各電極とをバンプの高さや、レジスト膜の高さに
関わりなくバンプを介して確実に接合させることがで
き、かくして電極間ピツチの狭い半導体チツプの実装に
対応し得る配線基板を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は配線基板に関し、例えば
フリツプチツプ（Ｆ／Ｃ）実装用の配線基板に適用して
好適なものである。
フリツプチツプ（Ｆ／Ｃ）実装用の配線基板に適用して
好適なものである。
【０００２】
【従来の技術】従来、ＩＣチツプを配線基板上に実装す
る実装方法の１つとして、ＩＣチツプの各電極（パツ
ド）上にそれぞれバンプを形成し、当該ＩＣチツプをフ
エースダウン方式により配線基板上に位置決めマウント
した後、各バンプを溶融することによりＩＣチツプの各
パツドと配線基板の対応する電極（ランド）とを接合す
るようにして行う、いわゆるフリツプチツプ実装方法が
ある。
る実装方法の１つとして、ＩＣチツプの各電極（パツ
ド）上にそれぞれバンプを形成し、当該ＩＣチツプをフ
エースダウン方式により配線基板上に位置決めマウント
した後、各バンプを溶融することによりＩＣチツプの各
パツドと配線基板の対応する電極（ランド）とを接合す
るようにして行う、いわゆるフリツプチツプ実装方法が
ある。
【０００３】このようなフリツプチツプ実装に用いられ
る配線基板は、通常、図３に示すように構成されてお
り、ガラスエポキシ材等でなる基板２の一面に実装対象
のＩＣチツプのパツド位置にそれぞれ対応させて複数の
ランド３が設けられている。また基板２の一面上には、
はんだ付け領域の制限や、絶縁性の確保等を目的として
絶縁材からなるレジスト膜４が基板２の各ランド３の周
囲を避けて被着されており、かくして形成されるレジス
ト膜４の枠状の開口部４Ａを通して図４のように実装対
象のＩＣチツプ５の各パツド（図示せず）と配線基板１
の対応するランド３とをバンプ６を介して接合させるこ
とができるようになされている。
る配線基板は、通常、図３に示すように構成されてお
り、ガラスエポキシ材等でなる基板２の一面に実装対象
のＩＣチツプのパツド位置にそれぞれ対応させて複数の
ランド３が設けられている。また基板２の一面上には、
はんだ付け領域の制限や、絶縁性の確保等を目的として
絶縁材からなるレジスト膜４が基板２の各ランド３の周
囲を避けて被着されており、かくして形成されるレジス
ト膜４の枠状の開口部４Ａを通して図４のように実装対
象のＩＣチツプ５の各パツド（図示せず）と配線基板１
の対応するランド３とをバンプ６を介して接合させるこ
とができるようになされている。
【０００４】
【発明が解決しようとする課題】ところで、近年、配線
基板への電子部品の高密度実装化に伴いＩＣチツプ５の
パツドの間隔がますます狭くなつてきている。この場合
パツド間隔の狭いＩＣチツプ５をフリツプチツプ実装方
法により配線基板１上に実装するに際して、配線基板１
の各ランド３間（及びＩＣチツプ５の各パツド間）にシ
ヨートを発生させないためには、ＩＣチツプ５の各パツ
ドと配線基板１の対応するランド３とを接合するバンプ
６の大きさを従来に比べて小さくする必要がある。
基板への電子部品の高密度実装化に伴いＩＣチツプ５の
パツドの間隔がますます狭くなつてきている。この場合
パツド間隔の狭いＩＣチツプ５をフリツプチツプ実装方
法により配線基板１上に実装するに際して、配線基板１
の各ランド３間（及びＩＣチツプ５の各パツド間）にシ
ヨートを発生させないためには、ＩＣチツプ５の各パツ
ドと配線基板１の対応するランド３とを接合するバンプ
６の大きさを従来に比べて小さくする必要がある。
【０００５】このため一般的にパツド間隔の狭いＩＣチ
ツプ５では、各パツド上に形成するバンプ６の高さが必
然的に低くなる傾向にある。ところが、従来のフリツプ
チツプ実装用の配線基板１では、レジスト膜４の厚みが
約20〔μm 〕もあるため、ＩＣチツプ５のバンプ６の高
さをより低くしようとすると、レジスト膜４の厚みがバ
ンプ６の高さを上回ることがあり、この結果ＩＣチツプ
５の下面がレジスト膜４の上面と当接した状態において
当該ＩＣチツプ５の各パツド上に形成された各バンプ６
が配線基板１の対応するランド３と接触できず、ＩＣチ
ツプ６を配線基板１上に実装できなくなる（すわなちＩ
Ｃチツプ５の各パツドをそれぞれ配線基板１の対応する
ランド３にバンプ６を介して確実かつ正確に接合できな
くなる）おそれがあつた。
ツプ５では、各パツド上に形成するバンプ６の高さが必
然的に低くなる傾向にある。ところが、従来のフリツプ
チツプ実装用の配線基板１では、レジスト膜４の厚みが
約20〔μm 〕もあるため、ＩＣチツプ５のバンプ６の高
さをより低くしようとすると、レジスト膜４の厚みがバ
ンプ６の高さを上回ることがあり、この結果ＩＣチツプ
５の下面がレジスト膜４の上面と当接した状態において
当該ＩＣチツプ５の各パツド上に形成された各バンプ６
が配線基板１の対応するランド３と接触できず、ＩＣチ
ツプ６を配線基板１上に実装できなくなる（すわなちＩ
Ｃチツプ５の各パツドをそれぞれ配線基板１の対応する
ランド３にバンプ６を介して確実かつ正確に接合できな
くなる）おそれがあつた。
【０００６】本発明は以上の点を考慮してなされたもの
で、電極間隔の狭いＩＣチツプの実装に対応し得る配線
基板を提案しようとするものである。
で、電極間隔の狭いＩＣチツプの実装に対応し得る配線
基板を提案しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、配線基板上に実装される半導体チ
ツプの実装位置に対応させて、基板上に被着されるレジ
スト膜に半導体チツプの基板との対向面とほぼ同等又は
当該対向面よりも大きい開口部を設けるようにした。
め本発明においては、配線基板上に実装される半導体チ
ツプの実装位置に対応させて、基板上に被着されるレジ
スト膜に半導体チツプの基板との対向面とほぼ同等又は
当該対向面よりも大きい開口部を設けるようにした。
【０００８】
【作用】レジスト膜に半導体チツプの基板との対向面と
ほぼ同等又は当該対向面よりも大きい開口部を設けるよ
うにしたことにより、半導体チツプをこのレジスト膜の
開口部内に嵌め込むようにして基板上にマウントし、実
装することができる。従つて半導体チツプの各電極及び
配線基板の対応する電極間を接合するためのバンプの高
さや、レジスト膜の高さに関わりなく、半導体チツプの
各電極と、これら各電極にそれぞれ対応させて配線基板
の基板に設けられた各電極とをバンプを介して確実に接
合させることができる。
ほぼ同等又は当該対向面よりも大きい開口部を設けるよ
うにしたことにより、半導体チツプをこのレジスト膜の
開口部内に嵌め込むようにして基板上にマウントし、実
装することができる。従つて半導体チツプの各電極及び
配線基板の対応する電極間を接合するためのバンプの高
さや、レジスト膜の高さに関わりなく、半導体チツプの
各電極と、これら各電極にそれぞれ対応させて配線基板
の基板に設けられた各電極とをバンプを介して確実に接
合させることができる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】図３及び図４との対応部分に同一符号を付
して示す図１及び図２において、１０は全体として実施
例によるフリツプチツプ実装用の配線基板を示し、基板
２上に絶縁体からなるレジスト膜１１が被着されてい
る。この場合レジスト膜１１には、ＩＣチツプ５の実装
位置に当該ＩＣチツプ５の基板２との対向面とほぼ同等
の大きさの開口部１１Ａが設けられており、これにより
実装対象のＩＣチツプ５をレジスト膜１１の開口部１１
Ａ内に完全に嵌め込み得るようになされている。
して示す図１及び図２において、１０は全体として実施
例によるフリツプチツプ実装用の配線基板を示し、基板
２上に絶縁体からなるレジスト膜１１が被着されてい
る。この場合レジスト膜１１には、ＩＣチツプ５の実装
位置に当該ＩＣチツプ５の基板２との対向面とほぼ同等
の大きさの開口部１１Ａが設けられており、これにより
実装対象のＩＣチツプ５をレジスト膜１１の開口部１１
Ａ内に完全に嵌め込み得るようになされている。
【００１１】以上の構成において、この配線基板１０で
は、実装対象のＩＣチツプ５をその実装位置に設けられ
たレジスト膜１１の開口部１１Ａ内に嵌め込むようにし
てマウントし、実装することができる。従つてＩＣチツ
プ５の各パツド上にそれぞれ形成されたバンプ６をその
高さやレジスト膜１１の厚みに関わりなく確実に対応す
るランド３と当接させ、接合させることができるため、
パツド間隔の小さいＩＣチツプ５でも確実かつ正確に実
装することができる。
は、実装対象のＩＣチツプ５をその実装位置に設けられ
たレジスト膜１１の開口部１１Ａ内に嵌め込むようにし
てマウントし、実装することができる。従つてＩＣチツ
プ５の各パツド上にそれぞれ形成されたバンプ６をその
高さやレジスト膜１１の厚みに関わりなく確実に対応す
るランド３と当接させ、接合させることができるため、
パツド間隔の小さいＩＣチツプ５でも確実かつ正確に実
装することができる。
【００１２】実際上例えばバンプ６として金スタツドバ
ンプを用いた場合、ＩＣチツプ５のパツドピツチが150
〔μm 〕以下になると、従来の配線基板１（図３）では
ＩＣチツプ５を実装する際、ＩＣチツプ５下側のレジス
ト膜４（厚み約20〔μm 〕）によつて当該ＩＣチツプ５
を確実に実装し難い（すなわちＩＣチツプ５の各パツド
に形成されたバンプ５をそれぞれ配線基板１の対応する
ランド３に接触させ、接合させ難い）ことが実験により
確認されていたが、この実施例の配線基板１０ではこの
ようなＩＣチツプ５でも確実かつ正確に実装することが
できる。
ンプを用いた場合、ＩＣチツプ５のパツドピツチが150
〔μm 〕以下になると、従来の配線基板１（図３）では
ＩＣチツプ５を実装する際、ＩＣチツプ５下側のレジス
ト膜４（厚み約20〔μm 〕）によつて当該ＩＣチツプ５
を確実に実装し難い（すなわちＩＣチツプ５の各パツド
に形成されたバンプ５をそれぞれ配線基板１の対応する
ランド３に接触させ、接合させ難い）ことが実験により
確認されていたが、この実施例の配線基板１０ではこの
ようなＩＣチツプ５でも確実かつ正確に実装することが
できる。
【００１３】以上の構成によれば、基板２上に被着する
レジスト膜１１に対して、ＩＣチツプ５の実装位置に当
該ＩＣチツプ５の基板２との対向面とほぼ同等の大きさ
の開口部１１Ａを形成するようにしたことにより、パツ
ド間隔の小さいＩＣチツプ５でも確実に実装することが
でき、かくして電極間隔の狭いＩＣチツプの実装に対応
し得る配線基板を実現できる。
レジスト膜１１に対して、ＩＣチツプ５の実装位置に当
該ＩＣチツプ５の基板２との対向面とほぼ同等の大きさ
の開口部１１Ａを形成するようにしたことにより、パツ
ド間隔の小さいＩＣチツプ５でも確実に実装することが
でき、かくして電極間隔の狭いＩＣチツプの実装に対応
し得る配線基板を実現できる。
【００１４】なお上述の実施例においては、基板２上に
被着されるレジスト膜１１に対して、ＩＣチツプ５の実
装位置に当該ＩＣチツプ５の基板２との対向面とほぼ同
等の大きさの開口部１１Ａを設けるようにした場合につ
いて述べたが、本発明はこれに限らず、要は、実装対象
の半導体チツプを完全に嵌め込み得るように半導体チツ
プの基板との対向面よりも大きい開口部を設けるのであ
れば、レジスト膜１１の開口部１１Ａの大きさとしては
ＩＣチツプ５の基板２との対向面とほぼ同等の大きさ以
外であつても良い。
被着されるレジスト膜１１に対して、ＩＣチツプ５の実
装位置に当該ＩＣチツプ５の基板２との対向面とほぼ同
等の大きさの開口部１１Ａを設けるようにした場合につ
いて述べたが、本発明はこれに限らず、要は、実装対象
の半導体チツプを完全に嵌め込み得るように半導体チツ
プの基板との対向面よりも大きい開口部を設けるのであ
れば、レジスト膜１１の開口部１１Ａの大きさとしては
ＩＣチツプ５の基板２との対向面とほぼ同等の大きさ以
外であつても良い。
【００１５】
【発明の効果】上述のように本発明によれば、配線基板
の基板上に被着されるレジスト膜に対して、半導体チツ
プの実装位置に当該半導体チツプの基板との対向面とほ
ぼ同等又は当該対向面よりも大きい開口部を設けるよう
にしたことにより、半導体チツプの各電極と、これら各
電極にそれぞれ対応させて基板に設けられた各電極とを
バンプの高さや、レジスト膜の高さに関わりなくバンプ
を介して確実に接合させることができ、かくして電極間
ピツチの狭いＩＣチツプの実装に対応し得る配線基板を
実現できる。
の基板上に被着されるレジスト膜に対して、半導体チツ
プの実装位置に当該半導体チツプの基板との対向面とほ
ぼ同等又は当該対向面よりも大きい開口部を設けるよう
にしたことにより、半導体チツプの各電極と、これら各
電極にそれぞれ対応させて基板に設けられた各電極とを
バンプの高さや、レジスト膜の高さに関わりなくバンプ
を介して確実に接合させることができ、かくして電極間
ピツチの狭いＩＣチツプの実装に対応し得る配線基板を
実現できる。
【図１】実施例によるフリツプチツプ実装用の配線基板
の構成を示す上面図である。
の構成を示す上面図である。
【図２】図１の配線基板上にＩＣチツプを実装したとき
のようすを示す断面図である。
のようすを示す断面図である。
【図３】従来のフリツプチツプ実装用の配線基板の構成
を示す上面図である。
を示す上面図である。
【図４】図３の配線基板上にＩＣチツプを実装したとき
のようすを示す断面図である。
のようすを示す断面図である。
２……基板、３……ランド、５……ＩＣチツプ、６……
バンプ、１０……配線基板、１１……レジスト膜、１１
Ａ……開口部。
バンプ、１０……配線基板、１１……レジスト膜、１１
Ａ……開口部。
Claims (2)
- 【請求項１】実装対象の半導体チツプの電極位置にそれ
ぞれ対応させて一面にランドが形成された基板と、上記
基板の上記一面上に被着された絶縁材からなるレジスト
膜とを有し、上記半導体チツプの上記電極を上記基板の
対応する上記ランドにバンプを介して接合するようにし
て上記半導体チツプを実装する配線基板において、 上記レジスト膜に対して、上記半導体チツプの実装位置
に上記半導体チツプの上記基板との対向面とほぼ同等又
は当該対向面よりも大きい開口部を設けるようにしたこ
とを特徴とする配線基板。 - 【請求項２】上記バンプは金スタツドバンプでなり、 上記半導体チツプは、上記電極のピツチが150 〔μm 〕
以下でなることを特徴とする請求項１に記載の配線基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12896595A JPH08307045A (ja) | 1995-04-28 | 1995-04-28 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12896595A JPH08307045A (ja) | 1995-04-28 | 1995-04-28 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307045A true JPH08307045A (ja) | 1996-11-22 |
Family
ID=14997800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12896595A Abandoned JPH08307045A (ja) | 1995-04-28 | 1995-04-28 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021171671A1 (ja) * | 2020-02-27 | 2021-09-02 | 株式会社村田製作所 | Ｉｃモジュール及びｉｃモジュールの製造方法 |
-
1995
- 1995-04-28 JP JP12896595A patent/JPH08307045A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021171671A1 (ja) * | 2020-02-27 | 2021-09-02 | 株式会社村田製作所 | Ｉｃモジュール及びｉｃモジュールの製造方法 |
| JP7001211B1 (ja) * | 2020-02-27 | 2022-01-19 | 株式会社村田製作所 | Ｉｃモジュール及びｉｃモジュールの製造方法 |
| US12183706B2 (en) | 2020-02-27 | 2024-12-31 | Murata Manufacturing Co., Ltd. | IC module and method of manufacturing IC module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050701 |
|
| A762 | Written abandonment of application |
Effective date: 20050711 Free format text: JAPANESE INTERMEDIATE CODE: A762 |