JPH08307221A - 電力用ｍｏｓゲート型回路のための制御回路 - Google Patents
電力用ｍｏｓゲート型回路のための制御回路Info
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- JPH08307221A JPH08307221A JP8088288A JP8828896A JPH08307221A JP H08307221 A JPH08307221 A JP H08307221A JP 8088288 A JP8088288 A JP 8088288A JP 8828896 A JP8828896 A JP 8828896A JP H08307221 A JPH08307221 A JP H08307221A
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- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
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- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H73/00—Protective overload circuit-breaking switches in which excess current opens the contacts by automatic release of mechanical energy stored by previous operation of a hand reset mechanism
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
-
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- H03K—PULSE TECHNIQUE
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Electronic Switches (AREA)
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- Power-Operated Mechanisms For Wings (AREA)
- Protection Of Static Devices (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ３ピンのパッケージを使用しつつ障害後に障
害用ラッチがリセットされないようにする。 【解決手段】 スマートＭＯＳゲート型電力用素子にお
ける制御回路および保護回路に、マイクロプロセッサに
接続された入力ピンから電力が供給される。このマイク
ロプロセッサの出力は抵抗分圧回路に接続されていて、
その分圧回路のモードにより３種類の電位を選択的に生
成できるようになっており、それらの電位は、オンレベ
ル信号、オフレベル信号及びリセットレベル信号をそれ
ぞれ構成する。制御回路は、障害信号がないときにオン
してオン及びオフの信号レベルをＭＯＳゲート型素子に
供給するＲ−Ｓラッチ２１を有している。障害状態の
間、このＲ−Ｓラッチ２１は、制御回路の入力１７をＭ
ＯＳゲート型素子１０から切り離し、このＲ−Ｓラッチ
２１をリセットできないオフ信号レベルから区別できる
リセット信号レベルによってのみリセットされる。
害用ラッチがリセットされないようにする。 【解決手段】 スマートＭＯＳゲート型電力用素子にお
ける制御回路および保護回路に、マイクロプロセッサに
接続された入力ピンから電力が供給される。このマイク
ロプロセッサの出力は抵抗分圧回路に接続されていて、
その分圧回路のモードにより３種類の電位を選択的に生
成できるようになっており、それらの電位は、オンレベ
ル信号、オフレベル信号及びリセットレベル信号をそれ
ぞれ構成する。制御回路は、障害信号がないときにオン
してオン及びオフの信号レベルをＭＯＳゲート型素子に
供給するＲ−Ｓラッチ２１を有している。障害状態の
間、このＲ−Ｓラッチ２１は、制御回路の入力１７をＭ
ＯＳゲート型素子１０から切り離し、このＲ−Ｓラッチ
２１をリセットできないオフ信号レベルから区別できる
リセット信号レベルによってのみリセットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、スマートＭＯＳゲ
ート型電力用素子(Smart Power MOSgated devices)に関
するものであり、更に詳しくは、障害発生後に障害用ラ
ッチ回路をリセットするための独自のリセット信号が入
力ピンに供給され、かつ、この電力用素子のオフ信号入
力レベルでは障害用ラッチはリセットされ得ないスマー
ト電力用回路に関する。
ート型電力用素子(Smart Power MOSgated devices)に関
するものであり、更に詳しくは、障害発生後に障害用ラ
ッチ回路をリセットするための独自のリセット信号が入
力ピンに供給され、かつ、この電力用素子のオフ信号入
力レベルでは障害用ラッチはリセットされ得ないスマー
ト電力用回路に関する。
【０００２】
【従来の技術】スマート電力用素子は、よく知られた電
力用スイッチング素子であって、この素子では、素子の
温度や、電流、電圧の状態を監視して、障害状態が検出
されるか又は予想されるとその素子をオフさせる回路の
ような「知能」が、代表的なパワーＭＯＳＦＥＴである
ＭＯＳゲート型素子に与えられている。このタイプのよ
く知られた素子の一つは、インターナショナル・レクテ
ィファイア社(International Rectifier Corporation)
によって製造されている、型番ＩＲＳＦ ３０１０の完
全な保護機能を有するＤＭＯＳ電力用スイッチであり、
これはＳＭＡＲＴＦＥＴトランジスタ(SMARTFET Transi
stor)と命名されている。ＳＭＡＲＴＦＥＴは、本発明
の譲受人であるインターナショナル・レクティファイア
社の商標である。
力用スイッチング素子であって、この素子では、素子の
温度や、電流、電圧の状態を監視して、障害状態が検出
されるか又は予想されるとその素子をオフさせる回路の
ような「知能」が、代表的なパワーＭＯＳＦＥＴである
ＭＯＳゲート型素子に与えられている。このタイプのよ
く知られた素子の一つは、インターナショナル・レクテ
ィファイア社(International Rectifier Corporation)
によって製造されている、型番ＩＲＳＦ ３０１０の完
全な保護機能を有するＤＭＯＳ電力用スイッチであり、
これはＳＭＡＲＴＦＥＴトランジスタ(SMARTFET Transi
stor)と命名されている。ＳＭＡＲＴＦＥＴは、本発明
の譲受人であるインターナショナル・レクティファイア
社の商標である。
【０００３】この素子は、モノリシックに形成され、３
ピン構成のＴＯ ２２０パッケージに収められている。
他のパッケージの形態を使用してもよい。本パッケージ
は、入力ピン、ドレイン・ピン、およびソース・ピンを有
している。制御回路のための動作電力は、入力ピンから
入力される制御信号より供給される。この素子は、完全
な保護機能を有するモノリシックなＮチャネル型の、論
理レベルのパワーＭＯＳＦＥＴであって、８０オームの
オン抵抗を有し、過電流や、過温度、ＥＳＤに対する回
路の保護機能が組み込まれており、また能動的な過電圧
保護機能を有している。
ピン構成のＴＯ ２２０パッケージに収められている。
他のパッケージの形態を使用してもよい。本パッケージ
は、入力ピン、ドレイン・ピン、およびソース・ピンを有
している。制御回路のための動作電力は、入力ピンから
入力される制御信号より供給される。この素子は、完全
な保護機能を有するモノリシックなＮチャネル型の、論
理レベルのパワーＭＯＳＦＥＴであって、８０オームの
オン抵抗を有し、過電流や、過温度、ＥＳＤに対する回
路の保護機能が組み込まれており、また能動的な過電圧
保護機能を有している。
【０００４】
【発明が解決しようとする課題】上記素子は、パワーＦ
ＥＴチップに集積化されたラッチ回路であってエラーの
発生を認識し記憶してパワーＭＯＳＦＥＴのゲートから
ターンオン信号を除去するラッチ回路を使用している。
このラッチ回路は、指定された最小期間だけその入力を
Ｌｏｗに保持することによりクリアおよびリセットされ
る。したがって、障害状態が持続し、ラッチ回路が動作
の次のサイクルでリセットされると、この素子がオンし
て障害状態となり、再び誤動作する。この状況は、この
ラッチ回路が他の方法でクリアされるまで続く。
ＥＴチップに集積化されたラッチ回路であってエラーの
発生を認識し記憶してパワーＭＯＳＦＥＴのゲートから
ターンオン信号を除去するラッチ回路を使用している。
このラッチ回路は、指定された最小期間だけその入力を
Ｌｏｗに保持することによりクリアおよびリセットされ
る。したがって、障害状態が持続し、ラッチ回路が動作
の次のサイクルでリセットされると、この素子がオンし
て障害状態となり、再び誤動作する。この状況は、この
ラッチ回路が他の方法でクリアされるまで続く。
【０００５】この状況は、別個のリセット入力信号を受
け取る別個のリセット・ピンをパッケージに設けること
により回避することができる。しかし、この場合、５ピ
ンのパッケージが必要となり、しかもＳＯＴ２２３型パ
ッケージを使用することができなくなる。しかし、イン
テリジェントな回路を有するまたは有さない他の３ピン
のパッケージと容易に交換できる(a drop-in replaceme
nt)３ピンのパッケージとして作製することが強く要望
されている。
け取る別個のリセット・ピンをパッケージに設けること
により回避することができる。しかし、この場合、５ピ
ンのパッケージが必要となり、しかもＳＯＴ２２３型パ
ッケージを使用することができなくなる。しかし、イン
テリジェントな回路を有するまたは有さない他の３ピン
のパッケージと容易に交換できる(a drop-in replaceme
nt)３ピンのパッケージとして作製することが強く要望
されている。
【０００６】そこで本発明では、３ピンのパッケージを
使用しつつ、障害動作後に障害用ラッチ回路がリセット
されない電力用ＭＯＳゲート型回路のための制御回路を
提供することを目的とする。
使用しつつ、障害動作後に障害用ラッチ回路がリセット
されない電力用ＭＯＳゲート型回路のための制御回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による新規な回路
は、ＩＲＳＦ ３０１０の回路とともに使用できるもの
であって、リセット信号と入力オン信号と入力オフ信号
とのアナログ式多重化を行い、３ピンの入力回路および
パッケージを維持するものである。この新規な回路は、
次に示す二つの異なる閾値電圧を使用する。 １．通常１ボルト以下であるリセット閾値。前記入力ピ
ンをこの閾値よりも低い値に下げることにより、障害用
ラッチをリセットする。 ２．通常3.2ボルトであるセット閾値。前記入力ピンを
この閾値よりも高い値に上げることにより、ＭＯＳゲー
ト型素子をオンし、3.2ボルトよりも下げることによ
り、ＭＯＳゲート型素子をオフする。
は、ＩＲＳＦ ３０１０の回路とともに使用できるもの
であって、リセット信号と入力オン信号と入力オフ信号
とのアナログ式多重化を行い、３ピンの入力回路および
パッケージを維持するものである。この新規な回路は、
次に示す二つの異なる閾値電圧を使用する。 １．通常１ボルト以下であるリセット閾値。前記入力ピ
ンをこの閾値よりも低い値に下げることにより、障害用
ラッチをリセットする。 ２．通常3.2ボルトであるセット閾値。前記入力ピンを
この閾値よりも高い値に上げることにより、ＭＯＳゲー
ト型素子をオンし、3.2ボルトよりも下げることによ
り、ＭＯＳゲート型素子をオフする。
【０００８】前記入力信号は、障害の無い状態において
は、リセット電圧よりも高い電圧、例えばこの素子をオ
フさせる２ボルトと、セット電圧、例えばこの素子をオ
ンさせる５ボルトとの間で、切り換えられる。障害状態
によって障害用ラッチが作動してこの素子がオフして
も、障害用ラッチはリセット電圧よりも高い入力オフ電
圧によってはリセットされ得ない。
は、リセット電圧よりも高い電圧、例えばこの素子をオ
フさせる２ボルトと、セット電圧、例えばこの素子をオ
ンさせる５ボルトとの間で、切り換えられる。障害状態
によって障害用ラッチが作動してこの素子がオフして
も、障害用ラッチはリセット電圧よりも高い入力オフ電
圧によってはリセットされ得ない。
【０００９】所望の如何なる３状態入力回路を使用して
もよい。しかし、ここでは、３つの識別可能な信号が抵
抗分圧回路を有するマイクロコントローラから供給され
る特定の新規な３状態駆動について説明する。抵抗分圧
回路は、二つの異なる抵抗値を有する抵抗から構成さ
れ、これらの抵抗はマイクロコントローラの入力端子と
リセット端子との間に直列に接続されている。これらの
抵抗の間の節点は、前記ＭＯＳゲート型素子回路の入力
端子ピンに接続され、マイクロコントローラの２個の出
力ポートの信号レベルに応じて３つの状態すなわち３つ
のレベルのうちの一つのレベルの信号電圧を有する。こ
れらの信号レベルとしては、０ボルト（リセットするた
めの電圧）、２ボルト（この素子をオフするための電
圧）、および５ボルト（この素子をオンするための電
圧）を考えることができる。明らかなことではあるが、
他の値を用いてもよい。
もよい。しかし、ここでは、３つの識別可能な信号が抵
抗分圧回路を有するマイクロコントローラから供給され
る特定の新規な３状態駆動について説明する。抵抗分圧
回路は、二つの異なる抵抗値を有する抵抗から構成さ
れ、これらの抵抗はマイクロコントローラの入力端子と
リセット端子との間に直列に接続されている。これらの
抵抗の間の節点は、前記ＭＯＳゲート型素子回路の入力
端子ピンに接続され、マイクロコントローラの２個の出
力ポートの信号レベルに応じて３つの状態すなわち３つ
のレベルのうちの一つのレベルの信号電圧を有する。こ
れらの信号レベルとしては、０ボルト（リセットするた
めの電圧）、２ボルト（この素子をオフするための電
圧）、および５ボルト（この素子をオンするための電
圧）を考えることができる。明らかなことではあるが、
他の値を用いてもよい。
【００１０】このように本発明は、３ピン構成の保護機
能付きＭＯＳゲート型素子に対して別個のリセット信号
入力を実現する。
能付きＭＯＳゲート型素子に対して別個のリセット信号
入力を実現する。
【００１１】本発明の他の特徴および利点は、添付図面
を参照する本発明の以下の記述から明らかであろう。
を参照する本発明の以下の記述から明らかであろう。
【００１２】
【発明の実施の形態】まず図１を参照すると、そこには
従来技術である保護機能付きＭＯＳ制御スイッチ素子(M
OS controlled switch device)が示されており、このス
イッチ素子では、電力用素子と同一のチップに保護回路
が組み込まれている。図１に示す回路は、前述の従来技
術であるスマートＦＥＴ ＤＭＯＳパワースイッチ(Smar
t FETDMOS Power Switch)ＩＲＳＦ ３０１０型の回路で
ある。
従来技術である保護機能付きＭＯＳ制御スイッチ素子(M
OS controlled switch device)が示されており、このス
イッチ素子では、電力用素子と同一のチップに保護回路
が組み込まれている。図１に示す回路は、前述の従来技
術であるスマートＦＥＴ ＤＭＯＳパワースイッチ(Smar
t FETDMOS Power Switch)ＩＲＳＦ ３０１０型の回路で
ある。
【００１３】図１において、電力用素子１０は、ドレイ
ン・ピン１１に接続されたドレイン電極、ソース・ピン１
２に接続されたソース電極、および抵抗１４に接続され
た電流検出出力電極１３を有する電流検出パワーＭＯＳ
ＦＥＴである。このＭＯＳＦＥＴのゲート電極１５は、
制御用ＭＯＳＦＥＴ１６を介して入力ピン１７に接続さ
れている。ＭＯＳＦＥＴ１０は、所望の如何なるＭＯＳ
ゲート型素子であってもよく、例えばＩＧＢＴまたはＭ
ＯＳゲート型サイリスタであってもよく、所望の如何な
る電流検出の構成を有していてもよい。
ン・ピン１１に接続されたドレイン電極、ソース・ピン１
２に接続されたソース電極、および抵抗１４に接続され
た電流検出出力電極１３を有する電流検出パワーＭＯＳ
ＦＥＴである。このＭＯＳＦＥＴのゲート電極１５は、
制御用ＭＯＳＦＥＴ１６を介して入力ピン１７に接続さ
れている。ＭＯＳＦＥＴ１０は、所望の如何なるＭＯＳ
ゲート型素子であってもよく、例えばＩＧＢＴまたはＭ
ＯＳゲート型サイリスタであってもよく、所望の如何な
る電流検出の構成を有していてもよい。
【００１４】ＭＯＳＦＥＴ１０に対する制御回路は、制
御対象の素子または回路に損傷を与えるか又はそれらを
破壊するであろう障害状態からＭＯＳＦＥＴ１０を保護
するためのものである。この制御回路は、いずれの方式
のものでもよいが、図１では、主ＭＯＳＦＥＴ１０の入
力回路に直列に接続された前述の制御用ＭＯＳＦＥＴ１
６と、主ＭＯＳＦＥＴ１０のソースとゲートの間に接続
された第２ＭＯＳＦＥＴ２０とから成る。また、入力ピ
ン１７に供給される入力信号から動作電力を引き出すバ
イアス電圧供給回路２１ａ、Ｒ−Ｓラッチ回路２１、比
較器２２と２３、ＯＲ回路２４、ツェナー・ダイオード
２５、および、クランプ回路のツェナー・ダイオード２
６とダイオード２８が設けられている。なお、図１に示
したＲ−Ｓラッチ回路２１では、Ｓ入力が入力ピン１７
に、Ｒ入力がＯＲ回路２４の出力に、Ｑ出力がＭＯＳＦ
ＥＴ１６のゲートに、バーＱ出力がＭＯＳＦＥＴ２０の
ゲートにそれぞれ接続されているが、Ｓ入力をＯＲ回路
２４の出力に、バーＲ入力を入力ピン１７に、Ｑ出力を
ＭＯＳＦＥＴ２０のゲートに、バーＱ出力をＭＯＳＦＥ
Ｔ１６のゲートにそれぞれ接続する構成としてもよい。
御対象の素子または回路に損傷を与えるか又はそれらを
破壊するであろう障害状態からＭＯＳＦＥＴ１０を保護
するためのものである。この制御回路は、いずれの方式
のものでもよいが、図１では、主ＭＯＳＦＥＴ１０の入
力回路に直列に接続された前述の制御用ＭＯＳＦＥＴ１
６と、主ＭＯＳＦＥＴ１０のソースとゲートの間に接続
された第２ＭＯＳＦＥＴ２０とから成る。また、入力ピ
ン１７に供給される入力信号から動作電力を引き出すバ
イアス電圧供給回路２１ａ、Ｒ−Ｓラッチ回路２１、比
較器２２と２３、ＯＲ回路２４、ツェナー・ダイオード
２５、および、クランプ回路のツェナー・ダイオード２
６とダイオード２８が設けられている。なお、図１に示
したＲ−Ｓラッチ回路２１では、Ｓ入力が入力ピン１７
に、Ｒ入力がＯＲ回路２４の出力に、Ｑ出力がＭＯＳＦ
ＥＴ１６のゲートに、バーＱ出力がＭＯＳＦＥＴ２０の
ゲートにそれぞれ接続されているが、Ｓ入力をＯＲ回路
２４の出力に、バーＲ入力を入力ピン１７に、Ｑ出力を
ＭＯＳＦＥＴ２０のゲートに、バーＱ出力をＭＯＳＦＥ
Ｔ１６のゲートにそれぞれ接続する構成としてもよい。
【００１５】ツェナー・ダイオード２５は、本回路に対
するＥＳＤ保護を行うものであって、入力電圧を例えば
１０ボルトに制限する。
するＥＳＤ保護を行うものであって、入力電圧を例えば
１０ボルトに制限する。
【００１６】図１の回路は、ブロック３０内を図示した
ものである。ブロック３０は、通常３本のリード線を有
する図２に示すＴＯ ２２０型パッケージ３１内に納め
られている、集積回路が形成されたシリコン・チップに
対応する。パッケージ３１は、入力リード端子ピン１
７、ドレイン端子ピン（およびタブ）１１、およびソー
ス・ピン１２を有しており、これらは図１にも示されて
いる。図１および図２に示した保護機能付きＭＯＳ素子
は、保護機能のない標準のパワーＭＯＳＦＥＴ用または
類似のＭＯＳゲート型素子用に設計されたソケットに直
接差し込めることに注意されたい。
ものである。ブロック３０は、通常３本のリード線を有
する図２に示すＴＯ ２２０型パッケージ３１内に納め
られている、集積回路が形成されたシリコン・チップに
対応する。パッケージ３１は、入力リード端子ピン１
７、ドレイン端子ピン（およびタブ）１１、およびソー
ス・ピン１２を有しており、これらは図１にも示されて
いる。図１および図２に示した保護機能付きＭＯＳ素子
は、保護機能のない標準のパワーＭＯＳＦＥＴ用または
類似のＭＯＳゲート型素子用に設計されたソケットに直
接差し込めることに注意されたい。
【００１７】図１に示した回路の動作を次に説明する。
入力信号源、例えばマイクロコントローラが入力パルス
を入力ピン１７に供給することにより、使用者が望むよ
うに、ドレイン・ピン１１とソース・ピン１７の間に流れ
るドレイン電流のオンとオフの切換を制御する。任意の
適当な負荷、例えば直流モータの駆動回路や、ソレノイ
ドの駆動回路、ランプの駆動回路などがドレイン・ピン
１１およびソース・ピン１２に直列に接続されることに
注意されたい。本素子は、ＭＯＳＦＥＴ１０をオフさせ
る０ボルトとＭＯＳＦＥＴ１０をオンさせる５ボルトと
の間で切り換わる入力波形によって４０kHz程度以下の
周波数でスイッチングを行うことができる。
入力信号源、例えばマイクロコントローラが入力パルス
を入力ピン１７に供給することにより、使用者が望むよ
うに、ドレイン・ピン１１とソース・ピン１７の間に流れ
るドレイン電流のオンとオフの切換を制御する。任意の
適当な負荷、例えば直流モータの駆動回路や、ソレノイ
ドの駆動回路、ランプの駆動回路などがドレイン・ピン
１１およびソース・ピン１２に直列に接続されることに
注意されたい。本素子は、ＭＯＳＦＥＴ１０をオフさせ
る０ボルトとＭＯＳＦＥＴ１０をオンさせる５ボルトと
の間で切り換わる入力波形によって４０kHz程度以下の
周波数でスイッチングを行うことができる。
【００１８】図３（ａ）はピン１７に対する代表的な入
力信号波形を示し、図３（ｂ）はその入力信号によって
生じるピン１１における電流を同一の時間尺度で示す。
正常動作中は、ピン１７の信号が５ボルトのときＭＯＳ
ＦＥＴ１０がオン状態となる。抵抗１４を流れる電流を
示す信号は基準電圧ＶREFよりも小さく、過温度信号Ｔj
も基準電圧ＶREFよりも小さい。したがって、比較器２
２および２３の出力はＬｏｗであって、Ｒ−Ｓラッチの
Ｒ入力もＬｏｗである。その結果、Ｑ出力はＨｉｇｈと
なってＭＯＳＦＥＴ１６がオンし、バーＱ出力はＬｏｗ
となってＭＯＳＦＥＴ２０はオフのままとなる。
力信号波形を示し、図３（ｂ）はその入力信号によって
生じるピン１１における電流を同一の時間尺度で示す。
正常動作中は、ピン１７の信号が５ボルトのときＭＯＳ
ＦＥＴ１０がオン状態となる。抵抗１４を流れる電流を
示す信号は基準電圧ＶREFよりも小さく、過温度信号Ｔj
も基準電圧ＶREFよりも小さい。したがって、比較器２
２および２３の出力はＬｏｗであって、Ｒ−Ｓラッチの
Ｒ入力もＬｏｗである。その結果、Ｑ出力はＨｉｇｈと
なってＭＯＳＦＥＴ１６がオンし、バーＱ出力はＬｏｗ
となってＭＯＳＦＥＴ２０はオフのままとなる。
【００１９】さらに正常動作の場合を考えると、入力ピ
ン１７における信号が零ボルトのとき、ＭＯＳＦＥＴ１
０のゲート電圧は０であり、この素子はオフしている。
入力信号が再び５ボルトへと切り換わると、ＭＯＳＦＥ
Ｔ１０がオンし、図３（ｂ）の最初の部分に示されてい
るようにドレイン電流が流れ、本システムが正常に動作
する。
ン１７における信号が零ボルトのとき、ＭＯＳＦＥＴ１
０のゲート電圧は０であり、この素子はオフしている。
入力信号が再び５ボルトへと切り換わると、ＭＯＳＦＥ
Ｔ１０がオンし、図３（ｂ）の最初の部分に示されてい
るようにドレイン電流が流れ、本システムが正常に動作
する。
【００２０】過電流または過温度の状態になると、図３
（ｂ）において障害のスパイク"ｘ"によって示されてい
るように、比較器２２と２３の一方または双方の出力が
Ｈｉｇｈとなり、これによりＯＲ回路２４の出力がＨｉ
ｇｈとなる。その結果、Ｒ−ＳラッチのＱ出力およびバ
ーＱ出力が切り換わってＭＯＳＦＥＴ１６がオフし、入
力ピン１７とＭＯＳＦＥＴ１０のゲートとが切り離され
る。また、Ｒ−Ｓラッチの切り換わりによりＭＯＳＦＥ
Ｔ２０がオンして、ソース・ピン１２の電位がＭＯＳＦ
ＥＴ１０のゲートの電位に固定される。このようにして
ＭＯＳＦＥＴ１０は、障害となるスパイクに応答してオ
フする。
（ｂ）において障害のスパイク"ｘ"によって示されてい
るように、比較器２２と２３の一方または双方の出力が
Ｈｉｇｈとなり、これによりＯＲ回路２４の出力がＨｉ
ｇｈとなる。その結果、Ｒ−ＳラッチのＱ出力およびバ
ーＱ出力が切り換わってＭＯＳＦＥＴ１６がオフし、入
力ピン１７とＭＯＳＦＥＴ１０のゲートとが切り離され
る。また、Ｒ−Ｓラッチの切り換わりによりＭＯＳＦＥ
Ｔ２０がオンして、ソース・ピン１２の電位がＭＯＳＦ
ＥＴ１０のゲートの電位に固定される。このようにして
ＭＯＳＦＥＴ１０は、障害となるスパイクに応答してオ
フする。
【００２１】予め決められた時間の経過後、Ｒ−Ｓラッ
チは、入力ピン１７におけるＬｏｗの入力信号によって
リセットされる。ＭＯＳＦＥＴ１０は、その後、ターン
オン信号（ＨｉｇｈのＶin）が入力１７に現れるとター
ンオンする。しかし、障害状態がなお存続する場合に
は、図３（ｂ）に示した障害のパルス"ｙ"が現れ、ラッ
チ２１が再び動作する。このシーケンスは、その障害が
解消されるかまたは本回路がタイムアウト状態となるま
で継続される。
チは、入力ピン１７におけるＬｏｗの入力信号によって
リセットされる。ＭＯＳＦＥＴ１０は、その後、ターン
オン信号（ＨｉｇｈのＶin）が入力１７に現れるとター
ンオンする。しかし、障害状態がなお存続する場合に
は、図３（ｂ）に示した障害のパルス"ｙ"が現れ、ラッ
チ２１が再び動作する。このシーケンスは、その障害が
解消されるかまたは本回路がタイムアウト状態となるま
で継続される。
【００２２】この状況は、その障害を解消した後にマイ
クロコントローラの回路からラッチ２１へ別個のリセッ
ト信号を供給するために別個のリセット・ピンを設ける
ことにより、回避することができる。しかし、図２に示
した３ピン構成を維持することが強く望まれている。
クロコントローラの回路からラッチ２１へ別個のリセッ
ト信号を供給するために別個のリセット・ピンを設ける
ことにより、回避することができる。しかし、図２に示
した３ピン構成を維持することが強く望まれている。
【００２３】本発明は、３ピン構成を採用しつつ、入力
オン信号が障害動作後に前記ラッチをリセットしない新
規な回路を提供する。
オン信号が障害動作後に前記ラッチをリセットしない新
規な回路を提供する。
【００２４】本発明の回路は図４に示されており、この
回路の新規な信号源が図５に示されている。図１に示し
た構成要素と同様の構成要素には、図４において同じ符
号が付されている。しかし、図４に示した回路は、Ｒ−
Ｓラッチ２１に、ラッチ２１のリセットの閾値電圧より
も高いトリガ電圧を有するシュミットトリガ回路４１が
組み込まれている点で修正されている。例えば、ラッチ
２１のリセットの閾値電圧は１ボルトであり、シュミッ
トトリガ回路４１の閾値電圧は3.5ボルトである。シュ
ミットトリガ回路４１の出力およびラッチ２１のバーＱ
出力は、ＡＮＤ回路４２に入力される。ＡＮＤ回路４２
の出力は、制御用ＭＯＳＦＥＴ１６のゲートおよびイン
バータ４３に入力される。インバータ４３の出力は制御
用ＭＯＳＦＥＴ２０のゲートに入力される。本実施形態
では、ラッチ２１のバーＲ入力におけるリセット閾値は
１ボルトである。すなわち、ラッチ２１をリセットする
ためには、バーＲのピンにおける電圧は１ボルト以下で
なければならない。したがって、図４に示した回路は、
入力端子１７における３つの異なる入力信号レベルに対
して以下のように動作する。
回路の新規な信号源が図５に示されている。図１に示し
た構成要素と同様の構成要素には、図４において同じ符
号が付されている。しかし、図４に示した回路は、Ｒ−
Ｓラッチ２１に、ラッチ２１のリセットの閾値電圧より
も高いトリガ電圧を有するシュミットトリガ回路４１が
組み込まれている点で修正されている。例えば、ラッチ
２１のリセットの閾値電圧は１ボルトであり、シュミッ
トトリガ回路４１の閾値電圧は3.5ボルトである。シュ
ミットトリガ回路４１の出力およびラッチ２１のバーＱ
出力は、ＡＮＤ回路４２に入力される。ＡＮＤ回路４２
の出力は、制御用ＭＯＳＦＥＴ１６のゲートおよびイン
バータ４３に入力される。インバータ４３の出力は制御
用ＭＯＳＦＥＴ２０のゲートに入力される。本実施形態
では、ラッチ２１のバーＲ入力におけるリセット閾値は
１ボルトである。すなわち、ラッチ２１をリセットする
ためには、バーＲのピンにおける電圧は１ボルト以下で
なければならない。したがって、図４に示した回路は、
入力端子１７における３つの異なる入力信号レベルに対
して以下のように動作する。
【００２５】この入力が５ボルトであって障害状態でな
い場合は、ＡＮＤ回路４２への入力はＨｉｇｈとなり、
ＭＯＳＦＥＴ１６はオン状態、ＭＯＳＦＥＴ２０はオフ
状態となる。
い場合は、ＡＮＤ回路４２への入力はＨｉｇｈとなり、
ＭＯＳＦＥＴ１６はオン状態、ＭＯＳＦＥＴ２０はオフ
状態となる。
【００２６】この入力の電圧が２ボルトまで低下する
と、シュミットトリガ回路４１が動作し、シュミットト
リガ回路４１からＬｏｗが出力される。したがって、Ａ
ＮＤ回路４２はＬｏｗとなり、ＭＯＳＦＥＴ１６はオフ
してＭＯＳＦＥＴ２０はオンし、これにより主ＭＯＳＦ
ＥＴであるパワーＭＯＳＦＥＴ１０がオフする。この動
作は、図６（ａ）および（ｂ）に示されている。この入
力が２ボルトと５ボルトの間で切り換わる限り、本素子
は、この入力が０ボルトと５ボルトの間で切り換わると
きの図１の従来の素子と同様に動作する。この間ラッチ
２１はリセットされないことに注意されたい。
と、シュミットトリガ回路４１が動作し、シュミットト
リガ回路４１からＬｏｗが出力される。したがって、Ａ
ＮＤ回路４２はＬｏｗとなり、ＭＯＳＦＥＴ１６はオフ
してＭＯＳＦＥＴ２０はオンし、これにより主ＭＯＳＦ
ＥＴであるパワーＭＯＳＦＥＴ１０がオフする。この動
作は、図６（ａ）および（ｂ）に示されている。この入
力が２ボルトと５ボルトの間で切り換わる限り、本素子
は、この入力が０ボルトと５ボルトの間で切り換わると
きの図１の従来の素子と同様に動作する。この間ラッチ
２１はリセットされないことに注意されたい。
【００２７】いま障害が発生すると、ラッチ２１が動作
し、ＭＯＳＦＥＴ１６をオフ状態にとどめＭＯＳＦＥＴ
２０をオン状態にとどめるために、バーＱがＬｏｗへと
変化する。この状態は、ラッチ２１のリセット閾値より
も低い値、好ましくは０ボルトの第３の信号が入力１７
に供給されるまで継続する。したがって、正常動作を継
続できるようにするためには、図６（ｂ）に示されてい
る如く、入力ピン１７を１ボルトよりも低い値に引き下
げることにより障害用ラッチ２１をリセットする。
し、ＭＯＳＦＥＴ１６をオフ状態にとどめＭＯＳＦＥＴ
２０をオン状態にとどめるために、バーＱがＬｏｗへと
変化する。この状態は、ラッチ２１のリセット閾値より
も低い値、好ましくは０ボルトの第３の信号が入力１７
に供給されるまで継続する。したがって、正常動作を継
続できるようにするためには、図６（ｂ）に示されてい
る如く、入力ピン１７を１ボルトよりも低い値に引き下
げることにより障害用ラッチ２１をリセットする。
【００２８】図５は、適当な任意の制御の下で、例えば
マイクロコントローラ５０による制御の下で、上記入力
端子に対する３つの異なる電圧レベルを生成するための
新規な入力回路を示す。ここに示すようにマイクロコン
トローラ５０はＩＮポートとＲＥＳＥＴポートを有して
いる。ＩＮポートにおける電圧は、制御されたデューテ
ィ比を持つ方形波であり、０ボルトと５ボルトの間で使
用者の要求に応じて切り換わる。ＲＥＳＥＴポートにお
ける電圧は５ボルトであるが、リセットのために０ボル
トへと切り換えることができる。例えば2000オームと30
00オームの抵抗値をそれぞれ有する抵抗５１と５２から
成る抵抗分圧回路がＩＮポートとＲＥＳＥＴポートとの
間を接続しており、節点５３で接続されている。抵抗５
１と５２の抵抗値は同一であってもよいし、上述の値と
異なる値であってもよい。節点５３は、図４における入
力１７に接続されている。
マイクロコントローラ５０による制御の下で、上記入力
端子に対する３つの異なる電圧レベルを生成するための
新規な入力回路を示す。ここに示すようにマイクロコン
トローラ５０はＩＮポートとＲＥＳＥＴポートを有して
いる。ＩＮポートにおける電圧は、制御されたデューテ
ィ比を持つ方形波であり、０ボルトと５ボルトの間で使
用者の要求に応じて切り換わる。ＲＥＳＥＴポートにお
ける電圧は５ボルトであるが、リセットのために０ボル
トへと切り換えることができる。例えば2000オームと30
00オームの抵抗値をそれぞれ有する抵抗５１と５２から
成る抵抗分圧回路がＩＮポートとＲＥＳＥＴポートとの
間を接続しており、節点５３で接続されている。抵抗５
１と５２の抵抗値は同一であってもよいし、上述の値と
異なる値であってもよい。節点５３は、図４における入
力１７に接続されている。
【００２９】図５に示した回路は、２個の論理出力と抵
抗分圧回路のみを使用して３状態の駆動を提供し、以下
のように動作する。５ボルトを出力するために、ＩＮポ
ートが５ボルトとされ、バーＲＥＳＥＴ・ポートが５ボ
ルトとされる。このようにすると節点５３の電圧も５ボ
ルトとなる。２ボルトを出力するために、ＩＮポートが
０ボルトとされ、バーＲＥＳＥＴ・ポートが５ボルトの
ままとされる。抵抗分圧回路の分圧比は、節点５３にお
いて２ボルトが生成されるように設定されている。節点
５３において０ボルトを生成するためには（ラッチ２１
をリセットするためには）、バーＲＥＳＥＴポートの電
圧を０ボルトとしＩＮポートの電圧も０ボルトとするだ
けでよい。
抗分圧回路のみを使用して３状態の駆動を提供し、以下
のように動作する。５ボルトを出力するために、ＩＮポ
ートが５ボルトとされ、バーＲＥＳＥＴ・ポートが５ボ
ルトとされる。このようにすると節点５３の電圧も５ボ
ルトとなる。２ボルトを出力するために、ＩＮポートが
０ボルトとされ、バーＲＥＳＥＴ・ポートが５ボルトの
ままとされる。抵抗分圧回路の分圧比は、節点５３にお
いて２ボルトが生成されるように設定されている。節点
５３において０ボルトを生成するためには（ラッチ２１
をリセットするためには）、バーＲＥＳＥＴポートの電
圧を０ボルトとしＩＮポートの電圧も０ボルトとするだ
けでよい。
【００３０】障害用ラッチに対するリセット電圧が障害
の無い動作中にＭＯＳＦＥＴ１０をオフするためのＬｏ
ｗ信号の電圧よりも低い限り、所望の任意の電圧範囲で
本発明を使用することができる、ということに注意され
たい。
の無い動作中にＭＯＳＦＥＴ１０をオフするためのＬｏ
ｗ信号の電圧よりも低い限り、所望の任意の電圧範囲で
本発明を使用することができる、ということに注意され
たい。
【００３１】前述のように、図４に示した回路は、シュ
ミットトリガ回路４１に基づくヒステリシス特性を有し
ている。したがって図７に示すように、ドレイン電流Ｉ
Dの曲線がＭＯＳＦＥＴ１０のゲートへの入力電圧Ｖgs
の関数として示される。ＭＯＳＦＥＴ１０の入力電圧Ｖ
gsが増大すると、3.5ボルトを越えＭＯＳＦＥＴ１０が
オンする第１の値でシュミットトリガ回路４１が動作
し、電流ＩDが流れる。しかし、ターンオフ中におい
て、ゲート電圧は、ターンオンする値よりも低下し、約
3.5ボルトよりも低い第２の値となる。このヒステリシ
スの効果により、本回路に良好な雑音耐力が生じる。
ミットトリガ回路４１に基づくヒステリシス特性を有し
ている。したがって図７に示すように、ドレイン電流Ｉ
Dの曲線がＭＯＳＦＥＴ１０のゲートへの入力電圧Ｖgs
の関数として示される。ＭＯＳＦＥＴ１０の入力電圧Ｖ
gsが増大すると、3.5ボルトを越えＭＯＳＦＥＴ１０が
オンする第１の値でシュミットトリガ回路４１が動作
し、電流ＩDが流れる。しかし、ターンオフ中におい
て、ゲート電圧は、ターンオンする値よりも低下し、約
3.5ボルトよりも低い第２の値となる。このヒステリシ
スの効果により、本回路に良好な雑音耐力が生じる。
【００３２】本発明は特定の実施形態について説明され
たが、他の多くの変形や他の用途が当業者にとっては明
らかである。したがって、本発明は、この中での特定の
開示内容によって限定されるものではなく、請求の範囲
によってのみ限定される。
たが、他の多くの変形や他の用途が当業者にとっては明
らかである。したがって、本発明は、この中での特定の
開示内容によって限定されるものではなく、請求の範囲
によってのみ限定される。
【図１】 従来の保護機能付きＭＯＳ電力用スイッチを
示す回路図。
示す回路図。
【図２】 図１に示した回路を収める代表的なパッケー
ジである３ピン構成のＴＯ ２２０型パッケージを示す
斜視図。
ジである３ピン構成のＴＯ ２２０型パッケージを示す
斜視図。
【図３】 図１に示した回路の入力ピンへの入力信号を
時間の関数として示す図（ａ）、および、障害が継続し
て存在する場合において図３（ａ）の時間尺度と同一の
時間尺度で図１に示した回路のドレイン電流を示す図
（ｂ）。
時間の関数として示す図（ａ）、および、障害が継続し
て存在する場合において図３（ａ）の時間尺度と同一の
時間尺度で図１に示した回路のドレイン電流を示す図
（ｂ）。
【図４】 本発明に係る保護機能付きの新規な回路を示
す回路図。
す回路図。
【図５】 図４に示した回路に３レベル信号入力を供給
するためのアナログ出力回路を示す回路図。
するためのアナログ出力回路を示す回路図。
【図６】 図５に示した回路によって生成される、図４
に示した入力ピンへの入力信号を時間の関数として示す
図（ａ）、障害が継続して存在する場合において図６
（ａ）の時間尺度と同一の時間尺度で図４に示した回路
のドレイン電流を示す図（ｂ）。
に示した入力ピンへの入力信号を時間の関数として示す
図（ａ）、障害が継続して存在する場合において図６
（ａ）の時間尺度と同一の時間尺度で図４に示した回路
のドレイン電流を示す図（ｂ）。
【図７】 雑音耐力を改善するための、図４に示した回
路のヒステリシス特性を示す図。
路のヒステリシス特性を示す図。
【符号の説明】 １０ …主ＭＯＳＦＥＴ １１ …ドレイン・ピン １２ …ソース・ピン １４ …抵抗 １５ …ゲート電極 １６ …制御用ＭＯＳＦＥＴ １７ …入力ピン ２０ …制御用ＭＯＳＦＥＴ ２１ …Ｒ−Ｓラッチ回路 ２２、２３…比較器 ２４ …ＯＲ回路 ３１ …ＴＯ ２２０型パッケージ ４１ …シュミットトリガ回路 ４２ …ＡＮＤ回路 ５０ …マイクロコントローラ ５１、５２…抵抗 ５３ …節点
Claims (11)
- 【請求項１】 電力用ＭＯＳゲート型回路のための制御
回路であって、 前記ＭＯＳゲート型回路は第１および第２主端子ピンと
入力端子ピンとを有し、該入力端子ピンが前記両主端子
ピンの間における前記電力用ＭＯＳゲート型回路のオン
とオフの切り換えを制御し、 前記電力用ＭＯＳゲート型回路は、前記第１および第２
主端子ピンに接続された第１および第２主電極と入力電
極とを有するＭＯＳゲート型電力用素子を備え、 前記制御回路は、前記ＭＯＳゲート型電力用素子の少な
くとも一つの動作状態を監視し、該動作状態を示す値が
所定の値を越えると前記ＭＯＳゲート型電力用素子をオ
フさせる保護回路手段を備え、 前記制御回路は、 前記入力端子ピンと前記入力電極の間に接続された少な
くとも一つの第１制御用ＭＯＳＦＥＴ手段であって、タ
ーンオン信号が前記入力ピンに供給されたときに前記Ｍ
ＯＳゲート型電力用素子のターンオンおよびターンオフ
を制御するための第１制御用ＭＯＳＦＥＴ手段と、 前記入力端子ピンを前記第１制御用ＭＯＳＦＥＴ手段に
接続することにより、前記第１制御用ＭＯＳＦＥＴ手段
および前記ＭＯＳゲート型電力用素子を第１電圧の信号
に応答してオンさせ第２電圧の信号に応答してオフさせ
る第１回路手段と、 前記保護回路手段に接続された入力と前記第１制御用Ｍ
ＯＳＦＥＴ手段に接続された出力とを有するリセット可
能なラッチ回路手段であって、該ラッチ回路手段が前記
保護回路手段の出力に応答して第１ラッチ状態へと切り
換わることにより、前記ＭＯＳゲート型電力用素子をオ
フさせるために前記第１制御用ＭＯＳＦＥＴ手段を動作
させないようにするリセット可能なラッチ回路手段と、 前記リセット可能なラッチ回路手段の前記入力に接続
し、前記第１および第２電圧のうち低い方の電圧よりも
低い第３電圧の信号に応答して前記ラッチ回路手段をリ
セットするための手段と、を更に備え、 前記電力用ＭＯＳゲート型回路が、前記入力端子ピンに
供給される互いに識別可能な第１、第２および第３電圧
の３種類の信号のうち第１電圧の信号によってオンし、
第２電圧の信号によってオフし、第３電圧の信号によっ
て障害後にリセットされるようにしたことを特徴とする
制御回路。 - 【請求項２】 請求項１に記載の回路において、前記電
力用ＭＯＳゲート型回路が３ピンのＴＯ ２２０型パッ
ケージに収められている回路。 - 【請求項３】 請求項１に記載の回路において、前記保
護回路手段が電流測定回路および温度測定回路を有して
いる回路。 - 【請求項４】 請求項１に記載の回路において、前記制
御回路は、前記ＭＯＳゲート型電力用素子の前記入力電
極と前記両主電極のうちの一つの電極との間に接続され
導通することにより前記ＭＯＳゲート型電力用素子をオ
フさせる第２制御用ＭＯＳＦＥＴを有し、該第２制御用
ＭＯＳＦＥＴは、前記第１制御用ＭＯＳＦＥＴ手段がオ
ンするとオフし前記第１制御用ＭＯＳＦＥＴ手段がオフ
するとオンするように前記入力端子ピンと前記ラッチ回
路手段とに接続されている回路。 - 【請求項５】 請求項１に記載の制御回路において、前
記ラッチ回路手段はＲ−Ｓラッチである制御回路。 - 【請求項６】 請求項１に記載の制御回路において、前
記第１、第２および第３電圧は、それぞれ、略５ボル
ト、略２ボルトおよび略０ボルトという異なる電圧であ
る制御回路。 - 【請求項７】 請求項１または請求項４のいずれかに記
載の制御回路において、前記第１回路手段がシュミット
トリガ回路を有している制御回路。 - 【請求項８】 請求項７に記載の制御回路において、前
記第１回路手段は、入力が前記シュミットトリガ回路の
出力と前記第１制御用ＭＯＳＦＥＴ手段の入力とに接続
され、出力が前記第２制御用ＭＯＳＦＥＴの入力に接続
されるインバータ回路を更に有している制御回路。 - 【請求項９】 請求項８に記載の制御回路であって、前
記シュミットトリガ回路の出力に接続された第１入力
と、前記ラッチ回路手段の出力に接続された第２入力
と、前記インバータ回路の前記入力に接続された出力と
を有するＡＮＤ回路を更に備える制御回路。 - 【請求項１０】 請求項１に記載の回路であって、前記
入力端子ピンに接続された入力回路を更に備え、該入力
回路は前記第１、第２および第３電圧の信号を選択的に
生成するための手段を持ち、該入力回路手段は、第１電
圧出力と第２電圧出力との間でそれぞれ選択的に切り換
えることができる第１および第２出力ポートと、前記第
１出力ポートと第２出力ポートとの間を接続し前記入力
端子ピンが接続される節点を有する抵抗分圧回路とを有
している回路。 - 【請求項１１】 請求項１０に記載の回路において、前
記分圧回路の抵抗値が前記節点の両側の抵抗の一方と他
方とで異なっている回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US420193 | 1995-04-11 | ||
| US08/420,193 US5563759A (en) | 1995-04-11 | 1995-04-11 | Protected three-pin mosgated power switch with separate input reset signal level |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307221A true JPH08307221A (ja) | 1996-11-22 |
| JP3040342B2 JP3040342B2 (ja) | 2000-05-15 |
Family
ID=23665457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088288A Expired - Lifetime JP3040342B2 (ja) | 1995-04-11 | 1996-04-10 | 電力用ｍｏｓゲート型回路のための制御回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5563759A (ja) |
| JP (1) | JP3040342B2 (ja) |
| KR (1) | KR100197913B1 (ja) |
| DE (1) | DE19614354C2 (ja) |
| FR (1) | FR2733099A1 (ja) |
| GB (1) | GB2299902B (ja) |
| IT (1) | IT1285197B1 (ja) |
| SG (1) | SG52684A1 (ja) |
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