JPH0831060A - 回転体の位相制御サーボ回路及びｖｔｒ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ＶＴＲ等の回転体の位相制御サーボ回路を提供
する。 【構成】位相制御系は、磁気記録テープ１７からコント
ロール信号再生ヘッド１９を介して得られるコントロー
ルパルスを分周する分周カウンタ９と、クロックＣＬＫ
をカウントするフリーランニングカウンタ３と、フリー
ランニングカウンタ３の出力を分周カウンタ９の出力で
ラッチするキャプチャレジスタ７と、キャプチャレジス
タ７の出力を演算して位相制御信号を出力するＣＰＵ８
と、位相制御信号をキャプスタンモータ１６に導く手段
とを備えている。分周カウンタ９はソフト的に構成さ
れ、サーチモードにおいて位相制御系を不作動にした状
態のとき分周カウンタ９を、ＣＰＵ８がフリーランニン
グカウンタ３の出力に基いて得た基準時間内にコントロ
ール信号が入っていれば、そのコントロール信号でリセ
ットをかける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回転体の位相制御サーボ
回路及びＶＴＲに関するものである。

【０００２】

【従来の技術】図５はＶＴＲにおける従来のディジタル
サーボのうち、キャプスタンサーボの回路について示し
ている。この回路は速度制御系と位相制御系とからなっ
ている。速度制御系は速度系カウンタ７１、キャプチャ
レジスタ７２、処理回路７３、ＰＷＭ回路７４、ローパ
スフィルタ７５を有している。速度系カウンタ７１はク
ロックＣＬＫをフリーランニングカウントしており、キ
ャプチャ７２はそのカウント出力をＣＦＧパルスでラッ
チする。

【０００３】ＣＦＧパルスはキャプスタンモータ９２の
回転に関連して発生し、アンプ９３で増幅された後、キ
ャプチャ７２へ供給される。キャプチャ７２の出力は処
理回路７３で処理され、ＰＷＭ回路７４でＰＷＭ信号と
して出力される。このＰＷＭ信号はローパスフィルタ７
５で平滑され、速度制御信号として加算器９０を介して
モータドライブ回路９１へ与えられる。

【０００４】一方、位相制御系はクロックＣＬＫをフリ
ーランニングカウントする位相系カウンタ８１と、その
出力を磁気テープからＣＴＬヘッドを介して再生された
コントロールパルスＣＴＬでラッチするキャプチャ８２
と、キャプチャ８２の出力を処理する処理回路８３と、
ＰＷＭ回路８４と、そのＰＷＭ信号を平滑化するローパ
スフィルタ８５とから成っている。

【０００５】ローパスフィルタ８５の出力（位相制御信
号）は加算器９０で前述した速度制御系の制御信号と加
算されてモータドライブ回路９１へ与えられる。モータ
ドライブ回路９１の出力はモータ９２に与えられ、モー
タ９２の速度と位相を制御することになる。

【０００６】ところで、サーチモードでは、テープ速度
（従って、キャプスタンモータ９２の速度）を５倍速に
してサーチを行なうので、コントロールパルスＣＴＬも
通常の５倍の数のパルスが端子９４に与えられることに
なる。

【０００７】このパルスを全て使って位相制御すること
は大変であるので、分周器８６によって１／５に分周す
ることにより通常の再生モードと同様の位相制御動作を
行なうようにしている。この場合、図６に示すように位
相制御系のＰＷＭ仮想出力波形の中心Ａで分周器８６に
リセットをかけてからＣＴＬパルスをカウントするよう
にしている。

【０００８】尚、サーチモードに切り換えたとき、速度
がすぐに５倍にならないので、切り換え直後は位相制御
系は動作させず、速度制御系のみでモータ９２を制御さ
せる。そして、５倍速近くになると、例えば速度系の処
理回路７３から位相系の処理回路８３へ信号が与えられ
て位相制御系も動作することになる。ところで、位相制
御系の分周器８６は位相制御系が不作動の状態であって
も、リセットを周期的にかけなければならず、これは例
えばタイマー等の出力を用いて行なっている。

【０００９】

【発明が解決しようとする課題】近年、ＶＴＲでは図５
の如きディジタルサーボに代えてマイクロコンピュータ
を用いて、そのサーボ制御の多くをソフト的に処理する
ことが行なわれるようになってきた。このように、ソフ
ト的処理を導入することによってハード構成を簡略化で
きるというメリットが生じる。

【００１０】しかし、図５の方式をそのまま、ソフト的
に行なおうとした場合、位相制御系に関して次のような
問題が生じる。即ち、分周器８６もソフト的に構成する
ことになるが、その場合、図６のように位相制御系の仮
想ＰＷＭ出力波形（ａ）のセンターＡで分周器８６にリ
セットをかける［図６（ｂ）はＣＴＬパルスを示してい
る］のにＣＰＵでフリーランニングカウンタ８１の出力
を監視して、そのセンターＡを特定し、そこで割り込み
を発生して分周器にリセットをかけることになるが、こ
のようにすると、割り込み系統がハード的にも１本余分
に必要となってしまう。

【００１１】しかも、割り込みをかけると、ＣＰＵは内
部にもっているデータをスタックへ退避させてから、そ
の割り込みの処理をし、割り込み処理が終了すると、退
避していたデータをスタックから元へ戻して通常の処理
を行なうことになるので、大がかりな処理となり、ソフ
ト的な負担も大きくなる。

【００１２】本発明はこのような点に鑑みなされたもの
であって、コントロールパルスを分周する分周カウンタ
に割り込みをかけずに、リセットできるようにした位相
制御サーボ回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
本発明では、通常速度モードとｎ（ｎは２以上の自然
数）倍速モードを有する回転体の位相制御サーボ回路に
おいて、前記回転体の速度を表わすとともに回転体の位
相制御に使用されるパルス信号をｎ倍速モード時に通常
動作時と同一条件にするべく分周する分周カウンタをマ
イクロコンピュータでソフト的に構成し、ｎ倍速モード
への切り換え後、ｎ倍速に至るまで位相制御系を不作動
にし、その不作動時に前記分周カウンタが前記パルス信
号をカウントするに際し所定の基準時間内に位置するパ
ルス信号で前記分周カウンタをリセットするようにして
いる。この場合、前記所定の基準時間はクロックで動作
するフリーランニングカウンタの所定の出力に基いて決
められる。

【００１４】また、本発明のＶＴＲはサーチモードを有
しており、磁気記録テープからコントロール信号再生ヘ
ッドを介して得られるコントロールパルスを分周する分
周カウンタと、クロックをカウントするフリーランニン
グカウンタと、前記フリーランニングカウンタの出力を
前記分周カウンタの出力でラッチするキャプチャレジス
タと、前記キャプチャレジスタの出力を演算して位相制
御信号を出力するＣＰＵと、前記位相制御信号をキャプ
スタンモータに導く手段と、を備え、前記分周カウンタ
はソフト的に構成され、サーチモードにおいて位相制御
系を不作動にした状態のとき前記分周カウンタを、前記
ＣＰＵが前記フリーランニングカウンタの出力に基いて
得た基準時間内にコントロール信号が入っていれば、そ
のコントロール信号でリセットをかけるようにしてい
る。

【００１５】

【作用】このような回転体の位相制御サーボ回路による
と、ｎ倍速モードに切り換えたとき、すぐにｎ倍速には
ならず、回転体の慣性のために多少時間がかかる。その
間、位相制御系は不作動状態に置かれるが、ｎ倍速にな
ったとき、分周カウンタがランダムに動作しないように
位相制御系が不作動状態であっても、分周カウンタはリ
セットをかける必要があるが、このリセットは例えばフ
リーランニングカウンタの所定の出力に基いて得られる
基準時間内に存するパルス信号で行なうようにすれば正
しい分周動作が実行され、位相制御系が動作状態に入っ
たとき、位相制御が迅速に収束する。しかも、分周カウ
ンタをリセットするのに割り込み処理をせずにできるの
で、マイクロコンピュータのソフト的な負担が軽減され
るとともに他の処理が遅延されない。

【００１６】また、上記本発明のＶＴＲによれば、キャ
プスタンサーボをソフトサーボとすることができ、しか
も分周カウンタの動作（特にリセット動作）を簡単且つ
ソフト的な負担を少なくして行なうことができる。

【００１７】

【実施例】以下、本発明を図面に従って説明する。図１
において、１はＶＴＲのサーボ用ＩＣであり、マイクロ
コンピュータで構成される。このＩＣには、キャプスタ
ンサーボ回路以外にヘッドサーボ回路も設けてもよい
が、図では専らキャプスタンサーボ回路のみを示してい
る。

【００１８】フリーランニングカウンタ３は端子２を通
して入力されるクロックＣＬＫをフリーランニングカウ
ントする。６は速度制御系のキャプチャレジスタであ
り、端子４を通して入力され且つアンプ５で増幅された
ＣＦＧパルスによってフリーランニングカウンタ３のカ
ウント出力をラッチする。

【００１９】一方、７は位相制御系のキャプチャレジス
タであり、端子１２を通して入力されるとともに、アン
プ１３で増幅され且つ分周カウンタ９を介して与えられ
るＣＴＬ信号でフリーランニングカウンタ３のカウント
出力をラッチするキャプチャレジスタである。

【００２０】前記両キャプチャレジスタ６、７の出力は
ＣＰＵ８でそれぞれ演算処理された後、合成され、ＰＷ
Ｍ回路１０へ与えられる。ＰＷＭ回路１０からサーボ制
御信号として出力されるＰＷＭ信号は端子１１を通して
ローパスフィルタ１４へ供給され、ここで平滑された
後、モータドライブ回路１５を介してキャプスタンモー
タ１６へ与えられる。キャプスタンモータ１６は、これ
によって速度と位相が制御される。

【００２１】１７は磁気テープであり、モータ１６によ
って駆動されるキャプスタン１８によって長手方向に移
動される。１９は磁気テープ１７に記録されているＣＴ
Ｌ（コントロール）信号を再生するＣＴＬヘッド（再生
のみに着目すればコントロール信号再生ヘッドである
が、記録時はコントロール信号を記録するコントロール
信号記録ヘッドとなる）であり、その出力は上記端子１
２を介してＩＣ１の内部へ供給される。

【００２２】分周カウンタ９はソフト的に構成されてい
る。ＣＰＵ８はフリーランニングカウンタ３のカウント
出力を入力し、そのカウント出力に基いて、位相制御系
で作られるＰＷＭ仮想出力波形のセンターＡを特定する
とともに、位相制御が解除されているときに限って、そ
のセンターＡを中心とする一定の範囲Ｗ内にコントロー
ルパルスＣＴＬが存在すると、その範囲Ｗ内に存在する
コントロールパルスＣＴＬで分周器９にリセット（０）
をかける。

【００２３】図２において、（イ）はフリーランニング
カウンタの出力を模式的に示しており、カウントアップ
するに従って高くなっていく。所定値に達すると、下が
って再びカウントアップによって上昇していくが、図で
は下がるところは示されていない。（ロ）は位相制御系
のＰＷＭの仮想出力であり、その傾斜部のセンターＡは
フリーランニングカウンタ３の特定のカウント値Ａ’に
対応するので、ＣＰＵ８はそれを認識できる。

【００２４】図３において、（ａ）は分周器９に入力さ
れるコントロールパルスＣＴＬ、（ｂ）はフリーランニ
ングカウンタの基準のカウント値を基準パルスとして示
しており、前記センターＡに対応するものである。

【００２５】図３において、（ｋ）より左側は位相制御
解除時であり、（ｋ）より右側は位相制御動作時であ
る。即ち、図３はＶＴＲをサーチモード（５倍速モー
ド）に切り換えたときのキャプスタンモータの位相制御
における過渡的な状態を示している。この場合、切り換
え直後に位相制御は解除し、速度制御のみ動作させ、図
３の（ｋ）の時点で位相制御も動作させるのである。

【００２６】まず、位相解除状態では、図３（ｂ）の基
準パルスに対し、該パルスを中心とする所定の範囲（所
定の基準時間）Ｗに位置するコントロールパルスＣＴＬ
については、図３（ａ）に示すように０とする。これ
は、そのパルスで分周器のカウンタをリセットすること
を意味する。

【００２７】位相制御を働かせる（ｋ）点以降は基準パ
ルスに対し所定範囲Ｗに入っているコントロールパルス
でリセットをかけるという動作は行なわない。このた
め、分周器は５分周を繰り返していく。

【００２８】図４は上述した図３の動作に関してＣＰＵ
８の制御動作のフローチャートを示している。同図にお
いて、まず、ステップ＃５で位相制御系が動作状態か否
か判定する。位相制御系が動作解除されているときは、
ステップ＃１０へ進んで基準値に対し、コントロールパ
ルスＣＴＬが所定範囲内にあるか否か判定する。所定範
囲内にあれば、ステップ＃１５へ進んで分周器をリセッ
トし、所定範囲内になければ、ステップ＃２０で分周器
によりコントロールパルスをカウントする。

【００２９】前記ステップ＃５で位相制御系が動作状態
であれば、ステップ＃２５に進み、分周器を通常通り作
動させ、その出力を使ってサーボ処理する。即ち、分周
カウンタ９の出力でキャプチャ７において、フリーラン
ニングカウンタ３のカウント出力をラッチし、そのラッ
チ出力で位相制御処理をする。

【００３０】図３（ａ）に示す１番目と４番目のコント
ロールパルスの場合は、ステップ＃５→ステップ＃１０
→ステップ＃１５→ステップ＃４０と進み、ステップ＃
４０でメインルーチン（図示せず）にリターンし、メイ
ンルーチンの処理を経て再び図４のサブルーチンに入っ
てくる。

【００３１】２番目と３番目、及び５番目と６番目のコ
ントロールパルスの場合は、ステップ＃５→ステップ＃
１０→ステップ＃２０→ステップ＃４０と進む。（ｋ）
点以降のコントロールパルスの場合は、ステップ＃５→
ステップ＃２５→ステップ＃３０→ステップ＃４０と進
む。

【００３２】以上説明したように本実施例では、基準パ
ルス値で分周器にリセットをかけるべく、割り込み処理
をするということは行なわず、位相制御が解除の状態に
おいて、基準パルス値に対し所定の範囲内にあるコント
ロールパルスによってリセットをかけるように制御して
いる。従って、割り込み処理を増加することなしに好適
な位相制御が実現できる。

【００３３】本発明は上述したＶＴＲだけでなく、他の
回転体の位相制御にも適用できることはいうまでもな
い。また、ＶＴＲでは少なくとも通常速度での再生モー
ド以外にサーチモードが存するものが対象となる。一般
の回転体では通常速度モード以外に少なくともｎ（ｎは
自然数）倍速モードが存するものが対象となる。

【００３４】

【発明の効果】以上説明したように本発明によれば、回
転体をｎ倍速モードに切り換えて位相制御系を不作動状
態に置いたとき分周カウンタへのリセットが所定の基準
時間に基いて正しくかけられるので、位相制御系が動作
状態に入ったとき該位相制御系を速やかに収束させるこ
とができる。しかも、分周器をリセットするのに割り込
み処理をせずにできるので、スタック等の退避に伴う処
理時間遅延の回避やＲＡＭ領域の節約等が図れる。

【００３５】また、本発明のＶＴＲの場合も、キャプス
タンサーボをソフトサーボとすることができ、しかも分
周カウンタの動作（特にリセット動作）を簡単且つソフ
ト的な負担を少なくして行なうことができる。

【図面の簡単な説明】

【図１】本発明を実施したＶＴＲのキャプスタン用のソ
フトサーボ回路を示す図。

【図２】その位相制御系の分周カウンタのリセット制御
に関して説明する図。

【図３】同じくその位相制御系の分周カウンタのリセッ
ト制御に関して説明するための図。

【図４】本実施例の位相制御系の動作制御のフローチャ
ート。

【図５】従来のディジタルサーボのブロック図。

【図６】従来の位相制御系の一部の動作説明図。

【符号の説明】

１ サーボ用１Ｃ ３ フリーランニングカウンタ ７ 位相制御系のキャプチャレジスタ ８ ＣＰＵ ９ 分周カウンタ １０ ＰＷＭ回路 １６ キャプスタンモータ １７ 磁気記録テープ １８ キャプスタン １９ ＣＴＬヘッド ＣＴＬ コントロールパルス ＣＬＫ クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】通常速度モードとｎ（ｎは２以上の自然
   数）倍速モードを有する回転体の位相制御サーボ回路に
   おいて、 前記回転体の速度を表わすとともに回転体の位相制御に
   使用されるパルス信号をｎ倍速モード時に通常動作時と
   同一条件にするべく分周する分周カウンタをマイクロコ
   ンピュータでソフト的に構成し、ｎ倍速モードへの切り
   換え後、ｎ倍速に至るまで位相制御系を不作動にし、そ
   の不作動時に前記分周カウンタが前記パルス信号をカウ
   ントするに際し所定の基準時間内に位置するパルス信号
   で前記分周カウンタをリセットするようにしたことを特
   徴とする回転体の位相制御サーボ回路。
2. 【請求項２】前記所定の基準時間はクロックで動作する
   フリーランニングカウンタの所定の出力に基いて決めら
   れることを特徴とする請求項１に記載の回転体の位相制
   御サーボ回路。
3. 【請求項３】サーチモードを有するＶＴＲにおいて、 磁気記録テープからコントロール信号再生ヘッドを介し
   て得られるコントロールパルスを分周する分周カウンタ
   と、 クロックをカウントするフリーランニングカウンタと、 前記フリーランニングカウンタの出力を前記分周カウン
   タの出力でラッチするキャプチャレジスタと、 前記キャプチャレジスタの出力を演算して位相制御信号
   を出力するＣＰＵと、 前記位相制御信号をキャプスタンモータに導く手段と、 を備え、前記分周カウンタはソフト的に構成され、サー
   チモードにおいて位相制御系を不作動にした状態のとき
   前記分周カウンタを、前記ＣＰＵが前記フリーランニン
   グカウンタの出力に基いて得た基準時間内にコントロー
   ル信号が入っていれば、そのコントロール信号でリセッ
   トをかけるようにしたことを特徴とするＶＴＲ。