JPH0831271B2 - メモリ - Google Patents
メモリInfo
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- JPH0831271B2 JPH0831271B2 JP25115790A JP25115790A JPH0831271B2 JP H0831271 B2 JPH0831271 B2 JP H0831271B2 JP 25115790 A JP25115790 A JP 25115790A JP 25115790 A JP25115790 A JP 25115790A JP H0831271 B2 JPH0831271 B2 JP H0831271B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、任意の場所の連続したデータの読み出しや
書き込みを行うことができるメモリに関するものであ
る。
書き込みを行うことができるメモリに関するものであ
る。
従来の技術 グラフィクスにおいて描画速度の向上を計るため、ソ
フトウェアで行っていた描画演算をハードウェアで行う
ようになりつつある。特にビットブロック転送（bit bl
ock transfer）と呼ばれるフレームメモリ上に書き込み
を行う領域（区形領域）から読み出したデータとCPUか
らの書き込みに使用するデータとを論理演算し、フレー
ムメモリに書き込む処理の高速化が望まれており、高速
化にはメモリ上の任意の場所の連続したデータのアクセ
スを行うことができるメモリが有効である。
フトウェアで行っていた描画演算をハードウェアで行う
ようになりつつある。特にビットブロック転送（bit bl
ock transfer）と呼ばれるフレームメモリ上に書き込み
を行う領域（区形領域）から読み出したデータとCPUか
らの書き込みに使用するデータとを論理演算し、フレー
ムメモリに書き込む処理の高速化が望まれており、高速
化にはメモリ上の任意の場所の連続したデータのアクセ
スを行うことができるメモリが有効である。
第３図に従来の方式を用いたメモリ装置の構成を示
す。
す。
この例ではデータ線を３ビット構成にしている。各ビ
ット線１〜Ｍはデータ線D0〜D1、D2にそれぞれコラムセ
レクト用ゲート110〜136を介して接続されている。ま
た、コラムセレクト137〜145は３個のコラムセレクト用
ゲートに接続され、このコラムセレクト137〜145により
データ線D0、D1、D2に３個の連続するビット線のデータ
を出力する。
ット線１〜Ｍはデータ線D0〜D1、D2にそれぞれコラムセ
レクト用ゲート110〜136を介して接続されている。ま
た、コラムセレクト137〜145は３個のコラムセレクト用
ゲートに接続され、このコラムセレクト137〜145により
データ線D0、D1、D2に３個の連続するビット線のデータ
を出力する。
110〜136はアクセスを行うビット線を選択するための
コラムセレクト用ゲートである。例えばコラムセレクト
137がコラムデコーダによって選択されると、コラムセ
レクト用ゲート110、113、116が選択され、ビット線１
がデータ線D0に、ビット線２がデータ線D1に、ビット線
３がデータ線D2に接続される。
コラムセレクト用ゲートである。例えばコラムセレクト
137がコラムデコーダによって選択されると、コラムセ
レクト用ゲート110、113、116が選択され、ビット線１
がデータ線D0に、ビット線２がデータ線D1に、ビット線
３がデータ線D2に接続される。
第２図は、アドレスマップを示す。第２図におけるＡ
の３ビットのアクセスを行う場合は、コラムセレクト13
7がドライブされ、コラムセレクト用ゲート110、113、1
16が選択され、ビット線１がデータ線D0に、ビット線２
がデータ線D1に、ビット線３がデータ線D2に接続され
る。尚、メモリセルのコラム（列）に関して、上記のよ
うに述べたが、メモリセルのロウ（行）に関しては、通
常通りのアドレス指定のアクセスなので省略する。以下
も同様に省略する。次に、第２図におけるＢの３ビット
のアクセスを行う場合は、コラムセレクト138がドライ
ブされ、コラムセレクト用ゲート114、117、120が選択
され、ビット線２がデータ線D0に、ビット線３がデータ
線D1に、ビット線４がデータ線D2に接続される。次に、
第２図におけるＣの３ビットのアクセスを行う場合は、
コラムセレクト139がドライブされ、コラムセレクト用
ゲート118、121、124が選択され、ビット線３がデータ
線D0に、ビット線４がデータ線D1に、ビット線５がデー
タ線D2に接続される。次に、第２図におけるＤの３ビッ
トのアクセスを行う場合は、コラムセレクト140がドラ
イブされ、コラムセレクト用ゲート119、122、125が選
択され、ビット線４がデータ線D0に、ビット線５がデー
タ線D1に、ビット線６がデータ線D2に接続される。次
に、第２図におけるＥの３ビットのアクセスを行う場合
は、コラムセレクト141がドライブされ、コラムセレク
ト用ゲート123、126、129が選択され、ビット線５がデ
ータ線D0に、ビット線６がデータ線D1に、ビット線７が
データ線D2に接続される。次に、第２図におけるＦの３
ビットのアクセスを行う場合は、コラムセレクト142が
ドライブされ、コラムセレクト用ゲート127、130、133
が選択され、ビット線６がデータ線D0に、ビット線７が
データ線D1に、ビット線８がデータ線D2に接続される。
次に、第２図におけるＧの３ビットのアクセスを行う場
合は、コラムセレクト143がドライブされ、コラムセレ
クト用ゲート128、131、134が選択され、ビット線７が
データ線D0に、ビット線８がデータ線D1に、ビット線９
がデータ線D2に接続される。
の３ビットのアクセスを行う場合は、コラムセレクト13
7がドライブされ、コラムセレクト用ゲート110、113、1
16が選択され、ビット線１がデータ線D0に、ビット線２
がデータ線D1に、ビット線３がデータ線D2に接続され
る。尚、メモリセルのコラム（列）に関して、上記のよ
うに述べたが、メモリセルのロウ（行）に関しては、通
常通りのアドレス指定のアクセスなので省略する。以下
も同様に省略する。次に、第２図におけるＢの３ビット
のアクセスを行う場合は、コラムセレクト138がドライ
ブされ、コラムセレクト用ゲート114、117、120が選択
され、ビット線２がデータ線D0に、ビット線３がデータ
線D1に、ビット線４がデータ線D2に接続される。次に、
第２図におけるＣの３ビットのアクセスを行う場合は、
コラムセレクト139がドライブされ、コラムセレクト用
ゲート118、121、124が選択され、ビット線３がデータ
線D0に、ビット線４がデータ線D1に、ビット線５がデー
タ線D2に接続される。次に、第２図におけるＤの３ビッ
トのアクセスを行う場合は、コラムセレクト140がドラ
イブされ、コラムセレクト用ゲート119、122、125が選
択され、ビット線４がデータ線D0に、ビット線５がデー
タ線D1に、ビット線６がデータ線D2に接続される。次
に、第２図におけるＥの３ビットのアクセスを行う場合
は、コラムセレクト141がドライブされ、コラムセレク
ト用ゲート123、126、129が選択され、ビット線５がデ
ータ線D0に、ビット線６がデータ線D1に、ビット線７が
データ線D2に接続される。次に、第２図におけるＦの３
ビットのアクセスを行う場合は、コラムセレクト142が
ドライブされ、コラムセレクト用ゲート127、130、133
が選択され、ビット線６がデータ線D0に、ビット線７が
データ線D1に、ビット線８がデータ線D2に接続される。
次に、第２図におけるＧの３ビットのアクセスを行う場
合は、コラムセレクト143がドライブされ、コラムセレ
クト用ゲート128、131、134が選択され、ビット線７が
データ線D0に、ビット線８がデータ線D1に、ビット線９
がデータ線D2に接続される。
以上のように、メモリ上の任意の場所の連続したデー
タをアクセスできる。
タをアクセスできる。
発明が解決しようとする課題 しかしながら、このような従来の構成ではデータ線が
Ｎビットでビット線がＭビットの場合、コラムセレクト
用ゲートがＮ×Ｍ個必要になるため、コラムセレクト用
ゲート数が増え、チップの面積が大きくなるとともに１
本のビット線に複数のコラムセレクト用ゲートが接続さ
れているのでチップのレイアウトもしにくくなるという
課題が生じていた。
Ｎビットでビット線がＭビットの場合、コラムセレクト
用ゲートがＮ×Ｍ個必要になるため、コラムセレクト用
ゲート数が増え、チップの面積が大きくなるとともに１
本のビット線に複数のコラムセレクト用ゲートが接続さ
れているのでチップのレイアウトもしにくくなるという
課題が生じていた。
そこで、本発明はかかる上記従来のメモリの課題に鑑
みてなされたもので、少数のゲートでメモリ上の任意の
場所に連続したデータのアクセスが行えるとともに、各
ビット線にはコラムセレクト用ゲートが１個だけで済む
ために、レイアウトが簡単にできるメモリを提供するこ
とを目的としている。
みてなされたもので、少数のゲートでメモリ上の任意の
場所に連続したデータのアクセスが行えるとともに、各
ビット線にはコラムセレクト用ゲートが１個だけで済む
ために、レイアウトが簡単にできるメモリを提供するこ
とを目的としている。
課題を解決するための手段 本発明は、各々第１のゲートを有した、メモリセルの
ビット線と、そのビット線に接続された、データ線の本
数（Ｎ）の２倍のプリデータ線と、Ｎ個に連続するビッ
ト線がプリデータ線に同時に接続されるように、第１の
ゲートを制御する第１のセレクタと、２×Ｎ本のプリデ
ータ線の各々について、Ｎ本に分岐した2N2本の分岐線
と、それら分岐線にそれぞれ介在する2N2個の第２のゲ
ートと、2N2本の分岐線に、プリデータ線単位に共通し
て接続されたＮ本のデータ線と、そのデータ線が、Ｎ個
連続するビット線に接続されるよう第２のゲートを制御
する第２のセレクタとを備えたものである。
ビット線と、そのビット線に接続された、データ線の本
数（Ｎ）の２倍のプリデータ線と、Ｎ個に連続するビッ
ト線がプリデータ線に同時に接続されるように、第１の
ゲートを制御する第１のセレクタと、２×Ｎ本のプリデ
ータ線の各々について、Ｎ本に分岐した2N2本の分岐線
と、それら分岐線にそれぞれ介在する2N2個の第２のゲ
ートと、2N2本の分岐線に、プリデータ線単位に共通し
て接続されたＮ本のデータ線と、そのデータ線が、Ｎ個
連続するビット線に接続されるよう第２のゲートを制御
する第２のセレクタとを備えたものである。
作用 本発明では、上記した構成により、少数のゲートでメ
モリ上の任意の場所に連続したデータのアクセスが行わ
れるとともに、各ビット線に第１のゲートが１個だけで
済むためレイアウトが簡単に行われる。
モリ上の任意の場所に連続したデータのアクセスが行わ
れるとともに、各ビット線に第１のゲートが１個だけで
済むためレイアウトが簡単に行われる。
実施例 以下に本発明の一実施例を図面を参照して説明する。
第１図は本発明のメモリの一実施例を示す回路図であ
る。
る。
本実施例では、データ線ではデータ線を３ビット構成
にしている。各ビット線１〜Ｍは、（データ線の数）×
２で構成されたプリデータ線PD0、PD1、PD2、PD3、PD
4、PD5にそれぞれ、第１のゲートとしてのコラムセレク
ト用ゲート10〜21を介して接続される。また、第１のセ
レクタとしてのコラムセレクト22〜25は３個のコラムセ
レクト用ゲートに接続され、このコラムセレクトを２本
選択することにより一度にプリデータ線PD0、PD1、PD
2、PD3、PD4、PD5上に６個の連続するビット線のデータ
を出力するようになっている。プリデータ線PD0、PD1、
PD2、PD3、PD4、PD5は、データ線D0、D1、D2に、それぞ
れ、第２のゲートとしてのデータ線セレクト用ゲート26
〜43を介在させた分岐線を介して、接続されている。ま
た、第２のセレクタとしてのデータ線セレクト44〜49は
３個のデータ線セレクト用ゲートに接続され、このデー
タ線セレクトにより一度にプリデータ線D0、D1、D2上に
３個の連続するプリデータ線のデータを出力するように
なっている。
にしている。各ビット線１〜Ｍは、（データ線の数）×
２で構成されたプリデータ線PD0、PD1、PD2、PD3、PD
4、PD5にそれぞれ、第１のゲートとしてのコラムセレク
ト用ゲート10〜21を介して接続される。また、第１のセ
レクタとしてのコラムセレクト22〜25は３個のコラムセ
レクト用ゲートに接続され、このコラムセレクトを２本
選択することにより一度にプリデータ線PD0、PD1、PD
2、PD3、PD4、PD5上に６個の連続するビット線のデータ
を出力するようになっている。プリデータ線PD0、PD1、
PD2、PD3、PD4、PD5は、データ線D0、D1、D2に、それぞ
れ、第２のゲートとしてのデータ線セレクト用ゲート26
〜43を介在させた分岐線を介して、接続されている。ま
た、第２のセレクタとしてのデータ線セレクト44〜49は
３個のデータ線セレクト用ゲートに接続され、このデー
タ線セレクトにより一度にプリデータ線D0、D1、D2上に
３個の連続するプリデータ線のデータを出力するように
なっている。
10〜21はアクセスを行うビット線を選択するためのコ
ラムセレクト用ゲートである。例えばコラムセレクト2
2、23がコラムデコーダによって選択されると、コラム
セレクト用ゲート10、11、12、13、14、15が選択され、
ビット線１がプリデータ線PD0に、ビット線２がプリデ
ータ線PD1に、ビット線３がプリデータ線PD2に、ビット
線４がプリデータ線PD3に、ビット線５がプリデータ線P
D4に、ビット線６がプリデータ線PD5に接続される。
ラムセレクト用ゲートである。例えばコラムセレクト2
2、23がコラムデコーダによって選択されると、コラム
セレクト用ゲート10、11、12、13、14、15が選択され、
ビット線１がプリデータ線PD0に、ビット線２がプリデ
ータ線PD1に、ビット線３がプリデータ線PD2に、ビット
線４がプリデータ線PD3に、ビット線５がプリデータ線P
D4に、ビット線６がプリデータ線PD5に接続される。
26〜43はアクセスを行うプリデータ線を選択するため
のデータ線セレクト用ゲートである。例えばデータ線セ
レクト44がコラムデコーダによって選択されると、デー
タ線セレクト用ゲート26、27、28が選択され、プリデー
タ線PD0がデータ線D0に、プリデータ線PD1がデータ線D1
に、プリデータ線PD2がPDデータ線D2に接続される。
のデータ線セレクト用ゲートである。例えばデータ線セ
レクト44がコラムデコーダによって選択されると、デー
タ線セレクト用ゲート26、27、28が選択され、プリデー
タ線PD0がデータ線D0に、プリデータ線PD1がデータ線D1
に、プリデータ線PD2がPDデータ線D2に接続される。
次に、本発明のメモリの一実施例の動作について説明
する。
する。
第２図は、アドレスマップを示す。第２図におけるＡ
の３ビットとアクセスする場合は、コラムセレクト22、
23がドライブされ、コラムセレクト用ゲート10、11、1
2、13、14、15が選択され、ビット線１がプリデータ線P
D0に、ビット線２がプリデータ線PD1に、ビット線３が
プリデータ線PD2に、ビット線４がプリデータ線PD3に、
ビット線５がプリデータ線PD4に、ビット線６がプリデ
ータ線PD5に接続される。また、データ線セレクト44が
ドライブされ、データ線セレクト用ゲート26、27、28が
選択され、プリデータ線PD0がデータ線D0に、プリデー
タ線PD1がデータ線D1に、プリデータ線PD2がデータ線D2
に接続される。すなわち、ビット線１がデータ線D0に、
ビット線２がデータ線D1に、ビット線３がデータ線D2に
接続される。尚、メモリセルのコラム（列）に関して
は、上記のように述べたが、メモリセルのロウ（行）に
関しては、公知のアドレス指定のアクセスなので省略す
る。以下も同様に省略する。
の３ビットとアクセスする場合は、コラムセレクト22、
23がドライブされ、コラムセレクト用ゲート10、11、1
2、13、14、15が選択され、ビット線１がプリデータ線P
D0に、ビット線２がプリデータ線PD1に、ビット線３が
プリデータ線PD2に、ビット線４がプリデータ線PD3に、
ビット線５がプリデータ線PD4に、ビット線６がプリデ
ータ線PD5に接続される。また、データ線セレクト44が
ドライブされ、データ線セレクト用ゲート26、27、28が
選択され、プリデータ線PD0がデータ線D0に、プリデー
タ線PD1がデータ線D1に、プリデータ線PD2がデータ線D2
に接続される。すなわち、ビット線１がデータ線D0に、
ビット線２がデータ線D1に、ビット線３がデータ線D2に
接続される。尚、メモリセルのコラム（列）に関して
は、上記のように述べたが、メモリセルのロウ（行）に
関しては、公知のアドレス指定のアクセスなので省略す
る。以下も同様に省略する。
次に、第２図におけるＢの３ビットとアクセスする場
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト45がドライブされ、データ線セレ
クト用ゲート29、30、31が選択され、プリデータ線PD1
がデータ線D0に、プリデータ線PD2がデータ線D1に、プ
リデータ線PD3がデータ線D2に接続される。すなわち、
ビット線２がデータ線D0に、ビット線３がデータ線D1
に、ビット線４がデータ線D2に接続される。
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト45がドライブされ、データ線セレ
クト用ゲート29、30、31が選択され、プリデータ線PD1
がデータ線D0に、プリデータ線PD2がデータ線D1に、プ
リデータ線PD3がデータ線D2に接続される。すなわち、
ビット線２がデータ線D0に、ビット線３がデータ線D1
に、ビット線４がデータ線D2に接続される。
次に、第２図におけるＣの３ビットとアクセスする場
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト46がドライブされ、データ線セレ
クト用ゲート32、33、34が選択され、プリデータ線PD2
がデータ線D0に、プリデータ線PD3がデータ線D1に、プ
リデータ線PD4がデータ線D2に接続される。すなわち、
ビット線３がデータ線D0に、ビット線４がデータ線D1
に、ビット線５がデータ線D2に接続される。
合は、コラムセレクト22、23がドライブされ、コラムセ
レクト用ゲート10、11、12、13、14、15が選択され、ビ
ット線１がプリデータ線PD0に、ビット線２がプリデー
タ線PD1に、ビット線３がプリデータ線PD2に、ビット線
４がプリデータ線PD3に、ビット線５がプリデータ線PD4
に、ビット線６がプリデータ線PD5に接続される。ま
た、データ線セレクト46がドライブされ、データ線セレ
クト用ゲート32、33、34が選択され、プリデータ線PD2
がデータ線D0に、プリデータ線PD3がデータ線D1に、プ
リデータ線PD4がデータ線D2に接続される。すなわち、
ビット線３がデータ線D0に、ビット線４がデータ線D1
に、ビット線５がデータ線D2に接続される。
次に、第２図におけるＤの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６プリデータ線PD5に、ビット線７
がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト47がドライブされ、データ線セレ
クト用ゲート35、36、37が選択され、プリデータ線PD3
がデータ線D0に、プリデータ線PD4がデータ線D1に、プ
リデータ線PD5がデータ線D2に接続される。すなわち、
ビット線４がデータ線D0に、ビット線５がデータ線D1
に、ビット線６がデータ線D2に接続される。
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６プリデータ線PD5に、ビット線７
がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト47がドライブされ、データ線セレ
クト用ゲート35、36、37が選択され、プリデータ線PD3
がデータ線D0に、プリデータ線PD4がデータ線D1に、プ
リデータ線PD5がデータ線D2に接続される。すなわち、
ビット線４がデータ線D0に、ビット線５がデータ線D1
に、ビット線６がデータ線D2に接続される。
次に、第２図におけるＥの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６がプリデータ線PD5に、ビット線
７がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト48がドライブされ、データ線セレ
クト用ゲート38、39、40が選択され、プリデータ線PD4
がデータ線D0に、プリデータ線PD5がデータ線D1に、プ
リデータ線PD0がデータ線D2に接続される。すなわち、
ビット線５がデータ線D0に、ビット線６がデータ線D1
に、ビット線７がデータ線D2に接続される。
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、18が選択され、ビ
ット線４がプリデータ線PD3に、ビット線５がプリデー
タ線PD4に、ビット線６がプリデータ線PD5に、ビット線
７がプリデータ線PD0に、ビット線８がプリデータ線PD1
に、ビット線９がプリデータ線PD2に接続される。ま
た、データ線セレクト48がドライブされ、データ線セレ
クト用ゲート38、39、40が選択され、プリデータ線PD4
がデータ線D0に、プリデータ線PD5がデータ線D1に、プ
リデータ線PD0がデータ線D2に接続される。すなわち、
ビット線５がデータ線D0に、ビット線６がデータ線D1
に、ビット線７がデータ線D2に接続される。
次に、第２図におけるＦの３ビットとアクセスする場
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、１、８が選択さ
れ、ビット線４がプリデータ線PD3に、ビット線５がプ
リデータPD4に、ビット線６がプリデータ線PD5に、ビッ
ト線７がプリデータ線PD0に、ビット線８がプリデータ
線PD1に、ビット線９がプリデータ線PD2に接続される。
また、データ線セレクト49がドライブされ、データ線セ
レクト用ゲート41、42、43が選択され、プリデータ線PD
5がデータ線D0に、プリデータ線PD0がデータ線D1に、プ
リデータ線PD1がデータ線D2に接続される。すなわち、
ビット線６がデータ線D0に、ビット線７がデータ線D1
に、ビット線８がデータ線D2に接続される。
合は、コラムセレクト23、24がドライブされ、コラムセ
レクト用ゲート13、14、15、16、17、１、８が選択さ
れ、ビット線４がプリデータ線PD3に、ビット線５がプ
リデータPD4に、ビット線６がプリデータ線PD5に、ビッ
ト線７がプリデータ線PD0に、ビット線８がプリデータ
線PD1に、ビット線９がプリデータ線PD2に接続される。
また、データ線セレクト49がドライブされ、データ線セ
レクト用ゲート41、42、43が選択され、プリデータ線PD
5がデータ線D0に、プリデータ線PD0がデータ線D1に、プ
リデータ線PD1がデータ線D2に接続される。すなわち、
ビット線６がデータ線D0に、ビット線７がデータ線D1
に、ビット線８がデータ線D2に接続される。
次に、第２図におけるＧの３ビットとアクセスする場
合は、コラムセレクト24、25がドライブされ、コラムセ
レクト用ゲート16、17、18、19、20、21が選択され、ビ
ット線７がプリデータ線PD0に、ビット線８がプリデー
タ線PD1に、ビット線９がプリデータ線PD2に、ビット線
10がプリデータ線PD3に、ビット線11がプリデータ線PD4
に、ビット線12がプリデータ線PD5に接続される。ま
た、データ線セレクト44がドライブされ、データ線セレ
クト用ゲート26、27、28が選択され、プリデータ線PD0
がデータ線D0に、プリデータ線PD1がデータ線D1に、プ
リデータ線PD2がデータ線D2に接続される。すなわち、
ビット線７がデータ線D0に、ビット線８がデータ線D1
に、ビット線９がデータ線D2に接続される。
合は、コラムセレクト24、25がドライブされ、コラムセ
レクト用ゲート16、17、18、19、20、21が選択され、ビ
ット線７がプリデータ線PD0に、ビット線８がプリデー
タ線PD1に、ビット線９がプリデータ線PD2に、ビット線
10がプリデータ線PD3に、ビット線11がプリデータ線PD4
に、ビット線12がプリデータ線PD5に接続される。ま
た、データ線セレクト44がドライブされ、データ線セレ
クト用ゲート26、27、28が選択され、プリデータ線PD0
がデータ線D0に、プリデータ線PD1がデータ線D1に、プ
リデータ線PD2がデータ線D2に接続される。すなわち、
ビット線７がデータ線D0に、ビット線８がデータ線D1
に、ビット線９がデータ線D2に接続される。
以上のように、本実施例によれば、18個（（データ線
の数）×２×（データ線の数））のデータ線セレクト用
ゲート26〜43を用いることにより、各ビット線にはコラ
ムセレクト用ゲートが１個だけで済み、全体として少数
のゲートでメモリ上の任意の場所の連続したデータをア
クセスできるメモリを実現できる。
の数）×２×（データ線の数））のデータ線セレクト用
ゲート26〜43を用いることにより、各ビット線にはコラ
ムセレクト用ゲートが１個だけで済み、全体として少数
のゲートでメモリ上の任意の場所の連続したデータをア
クセスできるメモリを実現できる。
なお、本実施例ではデータ線が３ビットの場合を示し
たが、データ数Ｎビットの場合は、各ビット線は、Ｎ×
２本のプリデータ線は、１本づつ１個のコラムセレクト
用ゲートを介して接続され、コラムセレクトはＮ個のコ
ラムセレクト用ゲートに接続され、一度に２本のコラム
セレクトを選択することによりプリデータ線上に連続す
るＮ×２ビットのデータが出力されるようにするととも
に、各プリデータ線はＮ本のデータ線に各々データ線セ
レクト用ゲートを介して接続され、データ線セレクトは
Ｎ個のデータ線セレクト用ゲートに接続され、一度にデ
ータ線上に連続するＮビットデータが出力されるように
すれば同様の効果が得られる。
たが、データ数Ｎビットの場合は、各ビット線は、Ｎ×
２本のプリデータ線は、１本づつ１個のコラムセレクト
用ゲートを介して接続され、コラムセレクトはＮ個のコ
ラムセレクト用ゲートに接続され、一度に２本のコラム
セレクトを選択することによりプリデータ線上に連続す
るＮ×２ビットのデータが出力されるようにするととも
に、各プリデータ線はＮ本のデータ線に各々データ線セ
レクト用ゲートを介して接続され、データ線セレクトは
Ｎ個のデータ線セレクト用ゲートに接続され、一度にデ
ータ線上に連続するＮビットデータが出力されるように
すれば同様の効果が得られる。
又、通常、データ線Ｎ本に比べて、ビット線Ｍ本の方
が、膨大な数となり、上記のように全体として少数のゲ
ートでメモリ上の任意の場所の連続したデータをアクセ
スできるメモリを実現できるのであるが、しかしここ
で、例外的な場合を考える。従来のゲート数Ｎ×Ｍに対
して、本発明の第１、第２のゲート数の合計は、Ｍ＋2N
2となり、本発明の方のゲート数が従来のゲート数より
少ない場合は、関数ｆ（Ｎ、Ｍ）を考えると、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−2N2 ・・・（１） として、この（１）式のｆ（Ｎ、Ｍ）が、 ｆ（Ｎ、Ｍ）＞０の場合である。
が、膨大な数となり、上記のように全体として少数のゲ
ートでメモリ上の任意の場所の連続したデータをアクセ
スできるメモリを実現できるのであるが、しかしここ
で、例外的な場合を考える。従来のゲート数Ｎ×Ｍに対
して、本発明の第１、第２のゲート数の合計は、Ｍ＋2N
2となり、本発明の方のゲート数が従来のゲート数より
少ない場合は、関数ｆ（Ｎ、Ｍ）を考えると、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−2N2 ・・・（１） として、この（１）式のｆ（Ｎ、Ｍ）が、 ｆ（Ｎ、Ｍ）＞０の場合である。
よって、ビット数の本数Ｍ、データ数の本数Ｎは、ｆ
（Ｎ、Ｍ）＞０を満足する必要がある。
（Ｎ、Ｍ）＞０を満足する必要がある。
発明の効果 以上説明したように本発明によれば、メモリ上の任意
の場所に連続したデータのアクセスが、少数のゲート
で、しかも、簡単なレイアウトで実現できる。
の場所に連続したデータのアクセスが、少数のゲート
で、しかも、簡単なレイアウトで実現できる。
第１図は本発明のメモリの一実施例を示す回路図、第２
図はアドレスマップ図、第３図は従来のメモリの回路図
である。 １〜Ｍ……ビット線、10〜21……コラムセレクト用ゲー
ト（第１のゲート）、22〜25……コラムセレクト（第１
のセレクト）、26〜43……データ線セレクト用ゲート
（第２のゲート）、44〜49……データ線セレクト（第２
のセレクト）、50……メモリセル、PD0〜PD5……プリデ
ータ線、D0〜D2……データ線。
図はアドレスマップ図、第３図は従来のメモリの回路図
である。 １〜Ｍ……ビット線、10〜21……コラムセレクト用ゲー
ト（第１のゲート）、22〜25……コラムセレクト（第１
のセレクト）、26〜43……データ線セレクト用ゲート
（第２のゲート）、44〜49……データ線セレクト（第２
のセレクト）、50……メモリセル、PD0〜PD5……プリデ
ータ線、D0〜D2……データ線。
Claims (2)
- 【請求項１】各々第１のゲートを有した、メモリセルの
ビット線と、そのビット線に接続された、データ線の本
数（Ｎ）の２倍のプリデータ線と、Ｎ個の連続するビッ
ト線が前記プリデータ線に同時に接続されるように、前
記第１のゲートを制御する第１のセレクタと、前記２×
Ｎ本のプリデータ線の各々について、Ｎ本に分岐した2N
2本の分岐線と、それら分岐線にそれぞれ介在する2N2個
の第２のゲートと、前記2N2本の分岐線に、前記プリデ
ータ線単位に共通して接続されたＮ本のデータ線と、そ
のデータ線が、Ｎ個連続する前記ビット線に接続される
よう前記第２のゲートを制御する第２のセレクタとを備
えたことを特徴とするメモリ。 - 【請求項２】データ線の本数（Ｎ）に対して、ビット線
の本数（Ｍ）とする場合、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−2N2 ・・・（１） として、ｆ（Ｎ、Ｍ）＞０が満足されることを特徴とす
る請求項１記載のメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132076A JPH04132076A (ja) | 1992-05-06 |
| JPH0831271B2 true JPH0831271B2 (ja) | 1996-03-27 |
Family
ID=17218524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25115790A Expired - Fee Related JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831271B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825401B2 (ja) * | 1992-08-28 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-09-20 JP JP25115790A patent/JPH0831271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132076A (ja) | 1992-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |