JPH04132076A - メモリ - Google Patents
メモリInfo
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- JPH04132076A JPH04132076A JP2251157A JP25115790A JPH04132076A JP H04132076 A JPH04132076 A JP H04132076A JP 2251157 A JP2251157 A JP 2251157A JP 25115790 A JP25115790 A JP 25115790A JP H04132076 A JPH04132076 A JP H04132076A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、任意の場所の連続したデータの読み出しや書
き込みを行うことができるメモリに間するものである。
き込みを行うことができるメモリに間するものである。
従来の技術
グラフィクスにおいて描画速度の向上を計るため、ソフ
トウェアで行っていた描画演算をハードウェアで行うよ
うになりつつある。特にビットブロック転送（ｂｉｔ
ｂｌｏｃｋ ｔｒａｎｓｆｅｒ）と呼ばれるフレームメ
モリ上に書き込みを行う領域（図形領域）から読み出し
たデータとＣＰＵからの書き込みに使用するデータとを
論理演算し、フレームメモリに書き込む処理の高速化が
望まれており、高速化にはメモリ上の任意の場所の連続
したデータのアクセスを行うことができるメモリが有効
である。
トウェアで行っていた描画演算をハードウェアで行うよ
うになりつつある。特にビットブロック転送（ｂｉｔ
ｂｌｏｃｋ ｔｒａｎｓｆｅｒ）と呼ばれるフレームメ
モリ上に書き込みを行う領域（図形領域）から読み出し
たデータとＣＰＵからの書き込みに使用するデータとを
論理演算し、フレームメモリに書き込む処理の高速化が
望まれており、高速化にはメモリ上の任意の場所の連続
したデータのアクセスを行うことができるメモリが有効
である。
第３図に従来の方式を用いたメモリ装置の構成を示す。
この例ではデータ線を３ビツト構成にしている。
各ビット線１〜Ｍはデータ線ＤＯ１ＤＩ、Ｄ２にそれぞ
れコラムセレクト用ゲート１１０〜１３６を介して接続
されている。また、コラムセレクト１３７〜１４５は３
個のコラムセレクト用ゲートに接続され、このコラムセ
レクト１３７〜１４５によりデータ線Ｄｏ、ＤＩ、Ｄ２
に３個の連続するビット線のデータを出力する。
れコラムセレクト用ゲート１１０〜１３６を介して接続
されている。また、コラムセレクト１３７〜１４５は３
個のコラムセレクト用ゲートに接続され、このコラムセ
レクト１３７〜１４５によりデータ線Ｄｏ、ＤＩ、Ｄ２
に３個の連続するビット線のデータを出力する。
１１０〜１３６はアクセスを行うビット線を選択するた
めのコラムセレクト用ゲートである。例えばコラムセレ
クト１３７がコラムデコーダによフて選択されると、コ
ラムセレクト用ゲート１１０．１１３．１１６が選択さ
れ、ビット線ｌがデータ線Ｄｏに、ビット線２がデータ
線Ｄ１に、ビット線３がデータ線Ｄ２に接続される。
めのコラムセレクト用ゲートである。例えばコラムセレ
クト１３７がコラムデコーダによフて選択されると、コ
ラムセレクト用ゲート１１０．１１３．１１６が選択さ
れ、ビット線ｌがデータ線Ｄｏに、ビット線２がデータ
線Ｄ１に、ビット線３がデータ線Ｄ２に接続される。
第２図は、アドレスマツプを示す。第２図におけるＡの
３ビツトのアクセスを行う場合は、コラムセレクト１３
７がドライブされ、コラムセレクト用ゲート１１０．１
１３．１１６が選択され、ビット線ｌがデータ線ＤＯに
、ビット線２がデータ線Ｄ１に、ビット線３がデータ線
Ｄ２に接続される。尚、メモリセルのコラム（列）に関
して、上記のように述べたが、メモリセルのロウ（行）
に関しては、通常通りのアドレス指定のアクセスなので
省略する。以下も同様に省略する。次に、第２図におけ
るＢの３ビツトのアクセスを行う場合は、コラムセレク
ト１３８がドライブされ、コラムセレクト用ゲート１１
４．１１７．１２０が選択され、ビット線２がデータ線
ＤＯに、ビット線３がデータ線ＤＩに、ビット線４がデ
ータ線Ｄ２に接続される。次に、第２図におけるＣの３
ビツトのアクセスを行う場合は、コラムセレクト１３９
がドライブされ、コラムセレクト用ゲート１１８．１２
Ｌ １２４が選択され、ビット線３がデータ線Ｄｏに
、ビット線４がデータ線ＤＩに、ビット線５がデータ線
Ｄ２に接続される６次に、第２図におけるＤの３ビツト
のアクセスを行う場合は、コラムセレクト１４０がト′
ライブされ、コラムセレクト用ゲート１１９．１２２．
１２５が選択され、ビット線４がデータ線ＤＯに、ビッ
ト線５がデータ線ＤＩに、ビット線６がデータ線Ｄ２に
接続される０次に、第２図におけるＥの３ビツトのアク
セスを行う場合は、コラムセレクト１４１がドライブさ
れ、コラムセレクト用ゲート１２３．１２６．１２９が
選択され、ビット線５がデータ線Ｄｏに、ビット線６が
データ線ＤＩに、ビット線７がデータ線Ｄ２に接続され
る。次に、第２図におけるＦの３ビツトのアクセスを行
う場合は、コラムセレクト１４２がドライブされ、コラ
ムセレクト用ゲート１２７．１３０．１３３が選択され
、ビット線６がデータ線ＤＯに、ビット線７がデータ線
Ｄ１に、ビット線８がデータ線Ｄ２に接続される。次に
、第２図におけるＧの３ビツトのアクセスを行う場合は
、コラムセレクト１４３がドライブされ、コラムセレク
ト用ゲート１２８．１３１．１３４が選択され、ビット
線７がデータ線ＤＯに、ビット線８がデータ線ＤＩに、
ビット線９がデータ線Ｄ２に接続される。
３ビツトのアクセスを行う場合は、コラムセレクト１３
７がドライブされ、コラムセレクト用ゲート１１０．１
１３．１１６が選択され、ビット線ｌがデータ線ＤＯに
、ビット線２がデータ線Ｄ１に、ビット線３がデータ線
Ｄ２に接続される。尚、メモリセルのコラム（列）に関
して、上記のように述べたが、メモリセルのロウ（行）
に関しては、通常通りのアドレス指定のアクセスなので
省略する。以下も同様に省略する。次に、第２図におけ
るＢの３ビツトのアクセスを行う場合は、コラムセレク
ト１３８がドライブされ、コラムセレクト用ゲート１１
４．１１７．１２０が選択され、ビット線２がデータ線
ＤＯに、ビット線３がデータ線ＤＩに、ビット線４がデ
ータ線Ｄ２に接続される。次に、第２図におけるＣの３
ビツトのアクセスを行う場合は、コラムセレクト１３９
がドライブされ、コラムセレクト用ゲート１１８．１２
Ｌ １２４が選択され、ビット線３がデータ線Ｄｏに
、ビット線４がデータ線ＤＩに、ビット線５がデータ線
Ｄ２に接続される６次に、第２図におけるＤの３ビツト
のアクセスを行う場合は、コラムセレクト１４０がト′
ライブされ、コラムセレクト用ゲート１１９．１２２．
１２５が選択され、ビット線４がデータ線ＤＯに、ビッ
ト線５がデータ線ＤＩに、ビット線６がデータ線Ｄ２に
接続される０次に、第２図におけるＥの３ビツトのアク
セスを行う場合は、コラムセレクト１４１がドライブさ
れ、コラムセレクト用ゲート１２３．１２６．１２９が
選択され、ビット線５がデータ線Ｄｏに、ビット線６が
データ線ＤＩに、ビット線７がデータ線Ｄ２に接続され
る。次に、第２図におけるＦの３ビツトのアクセスを行
う場合は、コラムセレクト１４２がドライブされ、コラ
ムセレクト用ゲート１２７．１３０．１３３が選択され
、ビット線６がデータ線ＤＯに、ビット線７がデータ線
Ｄ１に、ビット線８がデータ線Ｄ２に接続される。次に
、第２図におけるＧの３ビツトのアクセスを行う場合は
、コラムセレクト１４３がドライブされ、コラムセレク
ト用ゲート１２８．１３１．１３４が選択され、ビット
線７がデータ線ＤＯに、ビット線８がデータ線ＤＩに、
ビット線９がデータ線Ｄ２に接続される。
以上のように、メモリ上の任意の場所の連続したデータ
をアクセスできる。
をアクセスできる。
発明が解決しようとする課題
しかしながら、このような従来の構成ではデータ線がＮ
ビットでビット線がＭビットの場合、コラムセレクト用
ゲートがＮＸＭ個必要になるためコラムセレクト用ゲー
ト数が増え、チップの面積が大きくなるとともに１本の
ビット線に複数のコラムセレクト用ゲートが接続されて
いるのでチップのレイアウトもしにくくなるという課題
が生じていた。
ビットでビット線がＭビットの場合、コラムセレクト用
ゲートがＮＸＭ個必要になるためコラムセレクト用ゲー
ト数が増え、チップの面積が大きくなるとともに１本の
ビット線に複数のコラムセレクト用ゲートが接続されて
いるのでチップのレイアウトもしにくくなるという課題
が生じていた。
そこで、本発明はかかる上記従来のメモリの課題に鑑み
てなされたもので、少数のゲートでメモリ上の任意の場
所に連続したデータのアクセスが行えるとともに、各ビ
ット線にはコラムセレクト用ゲートが１個だけで済むた
めに、レイアウトが簡単にてきるメモリを提供すること
を目的としている。
てなされたもので、少数のゲートでメモリ上の任意の場
所に連続したデータのアクセスが行えるとともに、各ビ
ット線にはコラムセレクト用ゲートが１個だけで済むた
めに、レイアウトが簡単にてきるメモリを提供すること
を目的としている。
課題を解決するための手段
本発明は、各々第１のゲートを有した、メモリセルのビ
ット線と、そのビット線に接続された、データ線の本数
（Ｎ）の２倍のプリデータ線と、Ｎ個の連続するビット
線がプリデータ線に同時に接続されるように、第１のゲ
ートを制御する第１のセレクタと、２×Ｎ本のプリデー
タ線の各々について、Ｎ本に分岐した２Ｎ２本の分岐線
と、それら分岐線にそれぞれ介在する２Ｎ２個の第２の
ゲートと、２Ｎ２木の分岐線に、プリデータ線単位に共
通して接続されたＮ本のデータ線と、そのデータ線が、
Ｎ個連続するビット線に接続されるよう第２のゲートを
制御する第２のセレクタとを備えたものである。
ット線と、そのビット線に接続された、データ線の本数
（Ｎ）の２倍のプリデータ線と、Ｎ個の連続するビット
線がプリデータ線に同時に接続されるように、第１のゲ
ートを制御する第１のセレクタと、２×Ｎ本のプリデー
タ線の各々について、Ｎ本に分岐した２Ｎ２本の分岐線
と、それら分岐線にそれぞれ介在する２Ｎ２個の第２の
ゲートと、２Ｎ２木の分岐線に、プリデータ線単位に共
通して接続されたＮ本のデータ線と、そのデータ線が、
Ｎ個連続するビット線に接続されるよう第２のゲートを
制御する第２のセレクタとを備えたものである。
作用
本発明では、上記した構成により、少数のゲートでメモ
リ上の任意の場所に連続したデータのアクセスが行われ
るとともに、各ビット線に第１のゲートが１個だけで済
むためレイアウトが簡単に行われる。
リ上の任意の場所に連続したデータのアクセスが行われ
るとともに、各ビット線に第１のゲートが１個だけで済
むためレイアウトが簡単に行われる。
実施例
以下に本発明の一実施例を図面を参照して説明する。
第１図は本発明のメモリの一実施例を示す回路図である
。
。
本実施例では、データ線ではデータ線を３ビツト構成に
している。各ビット線１−Ｍは、 （データ線の数）×
２で構成されたプリデータ線ＰＤＯ１ＰＤＩ、ＰＤ２、
ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ、第１のゲートとし
てのコラムセレクト用ゲート１０〜２１を介して接続さ
れる。また、第１のセレクタとしてのコラムセレクト２
２〜２５は３個のコラムセレクト用ゲートに接続され、
このコラムセレクトを２本選択することにより一度にプ
リデータ＆ＩＰＤＯ５ＰＤＩ、ＰＤ２、ＰＤ３、ＰＤ４
、ＰＤ５上に６個の連続するビット線のデータを出力す
るようになっている。プリデータ線ＰＤＯ，ＰＤＩ％
ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５は、データ線ＤＯ１Ｄ
、１．Ｄ２に、それぞれ、第２のゲートとしてのデータ
線セレクト用ゲート２６〜４３を介在させた分岐線を介
して、接続されている。また、１１！２のセレクタとし
てのデータ線セレクト４４〜４９は３個のデータ線セレ
クト用ゲートに接続され、このデータ線セレクトにより
一度にプリデータ線ＤＯ１ＤＩ、Ｄ２上に３個の連続す
るプリデータ線のデータを出力するようになっている。
している。各ビット線１−Ｍは、 （データ線の数）×
２で構成されたプリデータ線ＰＤＯ１ＰＤＩ、ＰＤ２、
ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ、第１のゲートとし
てのコラムセレクト用ゲート１０〜２１を介して接続さ
れる。また、第１のセレクタとしてのコラムセレクト２
２〜２５は３個のコラムセレクト用ゲートに接続され、
このコラムセレクトを２本選択することにより一度にプ
リデータ＆ＩＰＤＯ５ＰＤＩ、ＰＤ２、ＰＤ３、ＰＤ４
、ＰＤ５上に６個の連続するビット線のデータを出力す
るようになっている。プリデータ線ＰＤＯ，ＰＤＩ％
ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５は、データ線ＤＯ１Ｄ
、１．Ｄ２に、それぞれ、第２のゲートとしてのデータ
線セレクト用ゲート２６〜４３を介在させた分岐線を介
して、接続されている。また、１１！２のセレクタとし
てのデータ線セレクト４４〜４９は３個のデータ線セレ
クト用ゲートに接続され、このデータ線セレクトにより
一度にプリデータ線ＤＯ１ＤＩ、Ｄ２上に３個の連続す
るプリデータ線のデータを出力するようになっている。
１０〜２１はアクセスを行うビット線を選択するための
コラムセレクト用ゲートである０例えばコラムセレクト
２２．２３がコラムデコーダによって選択されると、コ
ラムセレクト用ゲート１０．１１．１２．１３．１４．
１５が選択され、ビット線ｌがプリデータ線ＰＤＯに、
ビット線２がプリデータ線ＰＤＩに、ビット線３がプリ
データ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に
、ビット線５がプリデータ線ＰＤ４に、ビット線６がプ
リデータ線ＰＤ５に接続される。
コラムセレクト用ゲートである０例えばコラムセレクト
２２．２３がコラムデコーダによって選択されると、コ
ラムセレクト用ゲート１０．１１．１２．１３．１４．
１５が選択され、ビット線ｌがプリデータ線ＰＤＯに、
ビット線２がプリデータ線ＰＤＩに、ビット線３がプリ
データ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に
、ビット線５がプリデータ線ＰＤ４に、ビット線６がプ
リデータ線ＰＤ５に接続される。
２６〜４３はアクセスを行うプリデータ線を選択するた
めのデータ線セレクト用ゲートである。
めのデータ線セレクト用ゲートである。
例えばデータ線セレクト４４がコラムデコーダによって
選択されると、データ線セレクト用ゲート２６．２７．
２８が選択され、プリデータ線ＰＤ０がデータ線Ｄｏに
、プリデータ線ＰＤＩがデータ線Ｄ１に、プリデータ線
ＰＤ２がデータ線Ｄ２に接続される。
選択されると、データ線セレクト用ゲート２６．２７．
２８が選択され、プリデータ線ＰＤ０がデータ線Ｄｏに
、プリデータ線ＰＤＩがデータ線Ｄ１に、プリデータ線
ＰＤ２がデータ線Ｄ２に接続される。
次に、本発明のメモリの一実施例の動作について説明す
る。
る。
第２図は、アドレスマツプを示す。第２図におけるへの
３ビツトとアクセスする場合は、コラムセレクト２２．
２３がドライブされ、コラムセレクト用ゲート１Ｏ１１
１，１２，１３，１４，１５が選択され、ビット線ｌが
プリデータ線ＰＤＯに、ビット線２がプリデータ線ＰＤ
Ｉに、ビット線３がプリデータ線ＰＤ２に、ビット線４
がプリデータ線ＰＤ３に、ビット線５がプリデータ線Ｐ
Ｄ４に、ビット線６がプリデータ線ＰＤ５に接続される
。また、データ線セレクト４４がドライブされ、データ
線セレクト用ゲート２６．２７．２８が選択され、プリ
データ線ＰＤＯがデータ線ＤＯに、プリデータ線ＰＤＩ
がデータ線Ｄ１に、プリデータ線ＰＤ２がデータ線Ｄ２
に接続される。
３ビツトとアクセスする場合は、コラムセレクト２２．
２３がドライブされ、コラムセレクト用ゲート１Ｏ１１
１，１２，１３，１４，１５が選択され、ビット線ｌが
プリデータ線ＰＤＯに、ビット線２がプリデータ線ＰＤ
Ｉに、ビット線３がプリデータ線ＰＤ２に、ビット線４
がプリデータ線ＰＤ３に、ビット線５がプリデータ線Ｐ
Ｄ４に、ビット線６がプリデータ線ＰＤ５に接続される
。また、データ線セレクト４４がドライブされ、データ
線セレクト用ゲート２６．２７．２８が選択され、プリ
データ線ＰＤＯがデータ線ＤＯに、プリデータ線ＰＤＩ
がデータ線Ｄ１に、プリデータ線ＰＤ２がデータ線Ｄ２
に接続される。
すなわち、ビット線ｌがデータ線ＤＯに、ビット線２が
データ線ＤＩに、ビット線３がデータ線Ｄ２に接続され
る。尚、メモリセルのコラム（列）に間しては、上記の
ように述べたが、メモリセルのロウ（行）に関しては、
公知のアドレス指定のアクセスなので省略する。以下も
同様に省略する。
データ線ＤＩに、ビット線３がデータ線Ｄ２に接続され
る。尚、メモリセルのコラム（列）に間しては、上記の
ように述べたが、メモリセルのロウ（行）に関しては、
公知のアドレス指定のアクセスなので省略する。以下も
同様に省略する。
次に、第２図におけるＢの３ビツトとアクセスする場合
は、コラムセレクト２２．２３がドライブされ、コラム
セレクト用ゲート１０．１１％ １２．１３．１４．１
５が選択され、ビット線ｌがプリデータ線ＰＤＯに、ビ
ット線２がプリデータ線ＰＤＩに、ビット線３がプリデ
ータ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に、
ビット線５がプリデータ線ＰＤ４に、ビット線６がプリ
データ線ＰＤ５に接続される。また、データ線セレクト
４５がドライブされ、データ線セレクト用ゲート２９．
３０．３１が選択され、プリデータ線ＰＤｉがデータ線
ＤＯに、プリデータ線ＰＤ２がデータ線ＤＩに、プリデ
ータ線ＰＤ３がデータ線Ｄ２に接続される。すなわち、
ビット線２がデータ線ＤＯに、ビット線３がデータ線Ｄ
Ｉに、ビット線４がデータ線Ｄ２に接続される。
は、コラムセレクト２２．２３がドライブされ、コラム
セレクト用ゲート１０．１１％ １２．１３．１４．１
５が選択され、ビット線ｌがプリデータ線ＰＤＯに、ビ
ット線２がプリデータ線ＰＤＩに、ビット線３がプリデ
ータ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に、
ビット線５がプリデータ線ＰＤ４に、ビット線６がプリ
データ線ＰＤ５に接続される。また、データ線セレクト
４５がドライブされ、データ線セレクト用ゲート２９．
３０．３１が選択され、プリデータ線ＰＤｉがデータ線
ＤＯに、プリデータ線ＰＤ２がデータ線ＤＩに、プリデ
ータ線ＰＤ３がデータ線Ｄ２に接続される。すなわち、
ビット線２がデータ線ＤＯに、ビット線３がデータ線Ｄ
Ｉに、ビット線４がデータ線Ｄ２に接続される。
次に、第２図におけるＣの３ビツトとアクセスする場合
は、コラムセレクト２２．２３がドライブされ、コラノ
、セレクト用ゲー）１０、ＩＣｌ３．１３．１４．１５
が選択され、ビット線ｌがプリデータ線ＰＤＯに、ビッ
ト線２がプリデータ線ＰＤＩに、ビット線３がプリデー
タ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に、ビ
ット線５がプリデータ線ＰＤ４に、ビット線６がプリデ
ータ線ＰＤ５に接続される。また、データ線セレクト４
６がドライブされ、データ線セレクト用ゲート３２．３
３．３４が選択され、プリデータ線ＰＤ２がデータ線Ｄ
ｏに、プリデータ線ＰＤ３がデータ線ＤＩに、プリデー
タ線ＰＤ４がデータ線Ｄ２に接続される。すなわち、ビ
ット線３がデータ線ＤＯに、ビット線４がデータ線ＤＩ
に、ビット線５がデータ線Ｄ２に接続される。
は、コラムセレクト２２．２３がドライブされ、コラノ
、セレクト用ゲー）１０、ＩＣｌ３．１３．１４．１５
が選択され、ビット線ｌがプリデータ線ＰＤＯに、ビッ
ト線２がプリデータ線ＰＤＩに、ビット線３がプリデー
タ線ＰＤ２に、ビット線４がプリデータ線ＰＤ３に、ビ
ット線５がプリデータ線ＰＤ４に、ビット線６がプリデ
ータ線ＰＤ５に接続される。また、データ線セレクト４
６がドライブされ、データ線セレクト用ゲート３２．３
３．３４が選択され、プリデータ線ＰＤ２がデータ線Ｄ
ｏに、プリデータ線ＰＤ３がデータ線ＤＩに、プリデー
タ線ＰＤ４がデータ線Ｄ２に接続される。すなわち、ビ
ット線３がデータ線ＤＯに、ビット線４がデータ線ＤＩ
に、ビット線５がデータ線Ｄ２に接続される。
次に、第２図におけるＤの３ビツトとアクセスする場合
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビット線７がプリデータ線ＰＤＯに、ビ
ット線８がプリデータ線ＰＤＩに、ビット線９がプリデ
ータ線ＰＤ２に接続される。また、データ線セレクト４
７がドライブされ、データ線セレクト用ゲート３５．３
６．３７が選択され、プリデータ線ＰＤ３がデータ線Ｄ
Ｏに、プリデータ線ＰＤ４がデータ線Ｄ１に、プリデー
タ線ＰＤ５がデータ線Ｄ２に接続される。すなわち、ビ
ット線４がデータ線Ｄ・０に、ビット線５がデータ線Ｄ
Ｉに、ビット線６がデータ線Ｄ２に接続される。
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビット線７がプリデータ線ＰＤＯに、ビ
ット線８がプリデータ線ＰＤＩに、ビット線９がプリデ
ータ線ＰＤ２に接続される。また、データ線セレクト４
７がドライブされ、データ線セレクト用ゲート３５．３
６．３７が選択され、プリデータ線ＰＤ３がデータ線Ｄ
Ｏに、プリデータ線ＰＤ４がデータ線Ｄ１に、プリデー
タ線ＰＤ５がデータ線Ｄ２に接続される。すなわち、ビ
ット線４がデータ線Ｄ・０に、ビット線５がデータ線Ｄ
Ｉに、ビット線６がデータ線Ｄ２に接続される。
次に、第２図におけるＥの３ビツトとアクセスする場合
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビット線７がプリデータ線ＰＤＯに、ビ
ット線８がプリデータ線ＰＣＩに、ビット線９がプリデ
ータ線ＰＤ２に接続される。また、データ線セレクト４
８がドライブされ、データ線セレクト用ゲート３８．３
９．４０が選択され、プリデータ線ＰＤ４がデータ線Ｄ
Ｏに、プリデータ線ＰＤ５がデータ線ＤＩに、プリデー
タ線ＰＤＯがデータ線Ｄ２に接続される。すなわち、ビ
ット線５がデータ線ＤＯに、ビット線６がデータ線ＤＩ
に、ビット線７がデータ線Ｄ２に接続される。
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビット線７がプリデータ線ＰＤＯに、ビ
ット線８がプリデータ線ＰＣＩに、ビット線９がプリデ
ータ線ＰＤ２に接続される。また、データ線セレクト４
８がドライブされ、データ線セレクト用ゲート３８．３
９．４０が選択され、プリデータ線ＰＤ４がデータ線Ｄ
Ｏに、プリデータ線ＰＤ５がデータ線ＤＩに、プリデー
タ線ＰＤＯがデータ線Ｄ２に接続される。すなわち、ビ
ット線５がデータ線ＤＯに、ビット線６がデータ線ＤＩ
に、ビット線７がデータ線Ｄ２に接続される。
次に、第２図におけるＦの３ビツトとアクセスする場合
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビ・ブト線７がプリデータ線ＰＤＯに、
ビット線８がプリデータ線ＰＤＩに、ビット線９がプリ
データ線ＰＤ２に接続される。また、データ線セレクト
４９がドライブされ、データ線セレクト用ゲート４１．
４２．４３が選択され、プリデータ線ＰＤ５がデーター
線Ｄｏに、プリデータ線ＰＤＯがデータ線Ｄ１に、プリ
データ線ＰＤＩがデータ線Ｄ２に接続される。すなわち
、ビット線６がデータ線ＤＯに、ビット線７がデータ線
Ｄ１に、ビット線８がデータ線Ｄ２に接続される。
は、コラムセレクト２３．２４がドライブされ、コラム
セレクト用ゲート１３．１４．１５．１６．１７．１８
が選択され、ビット線４がプリデータ線ＰＤ３に、ビッ
ト線５がプリデータ線ＰＤ４に、ビット線６がプリデー
タ線ＰＤ５に、ビ・ブト線７がプリデータ線ＰＤＯに、
ビット線８がプリデータ線ＰＤＩに、ビット線９がプリ
データ線ＰＤ２に接続される。また、データ線セレクト
４９がドライブされ、データ線セレクト用ゲート４１．
４２．４３が選択され、プリデータ線ＰＤ５がデーター
線Ｄｏに、プリデータ線ＰＤＯがデータ線Ｄ１に、プリ
データ線ＰＤＩがデータ線Ｄ２に接続される。すなわち
、ビット線６がデータ線ＤＯに、ビット線７がデータ線
Ｄ１に、ビット線８がデータ線Ｄ２に接続される。
次に、第２図におけるＧの３ビツトとアクセスする場合
は、コラムセレクト２４．２５がドライブされ、コラム
セレクト用ゲート１６．１７．１８．１９．２０，２１
が選択され、ビット線７がプリデータ線ＰＤＯに、ビッ
ト線８がプリデータ線ＰＤＩに、ビット線９がプリデー
タ線ＰＤ２に、ビット線ｌＯがプリデータ線ＰＤ３に、
ビット線１１がプリデータ線ＰＤ４に、ビット線１２が
プリデータ線ＰＤ５に接続される。また、データ線セレ
クト４４がドライブされ、データ線セレクト用ゲート２
６．２７．２８が選択され、プリデータ線ＰＤＯがデー
タ線ＤＯに、プリデータ線ＰＤｌがデータ線ＤＩに、プ
リデータ線ＰＤ２がデータ線Ｄ２に接続される。すなわ
ち、ビット線７がデータ線ＤＯに、ビット線８がデータ
線ＤＩに、ビット線９がデータ線Ｄ２に接続される。
は、コラムセレクト２４．２５がドライブされ、コラム
セレクト用ゲート１６．１７．１８．１９．２０，２１
が選択され、ビット線７がプリデータ線ＰＤＯに、ビッ
ト線８がプリデータ線ＰＤＩに、ビット線９がプリデー
タ線ＰＤ２に、ビット線ｌＯがプリデータ線ＰＤ３に、
ビット線１１がプリデータ線ＰＤ４に、ビット線１２が
プリデータ線ＰＤ５に接続される。また、データ線セレ
クト４４がドライブされ、データ線セレクト用ゲート２
６．２７．２８が選択され、プリデータ線ＰＤＯがデー
タ線ＤＯに、プリデータ線ＰＤｌがデータ線ＤＩに、プ
リデータ線ＰＤ２がデータ線Ｄ２に接続される。すなわ
ち、ビット線７がデータ線ＤＯに、ビット線８がデータ
線ＤＩに、ビット線９がデータ線Ｄ２に接続される。
以上のように、本実施例によれば、１８個（（データ線
の数’）Ｘ２Ｘ （データ線の数））のデータ線セレク
ト用ゲート２６〜４３を用いることにより、各ビット線
にはコラムセレクト用ゲートが１個だけで済み、全体と
して少数のゲートでメモリ上の任意の場所の連続したデ
ータをアクセスできるメモリを実現できる。
の数’）Ｘ２Ｘ （データ線の数））のデータ線セレク
ト用ゲート２６〜４３を用いることにより、各ビット線
にはコラムセレクト用ゲートが１個だけで済み、全体と
して少数のゲートでメモリ上の任意の場所の連続したデ
ータをアクセスできるメモリを実現できる。
なお、本実施例ではデータ線が３ビツトの場合を示した
が、データ線Ｎビットの場合は、各ビット線は、ＮＸ２
本のプリデータ線に、１本づつ１個のコラムセレクト用
ゲートを介して接続され、コラムセレクトはＮ個のコラ
ムセレクト用ゲートに接続され、−度に２本のコラムセ
レクトを選択することによりプリデータ線上に連続する
ＮＸ２ビツトのデータが出力されるようにするとともに
、各プリデータ線は８本のデータ線に各々データ線セレ
クト用ゲートを介して接続され、データ線セレクトはＮ
個のデータ線セレクト用ゲートに接続され、−度にデー
タ線上に連続するＮビットデータが出力されるようにす
れば同様の効果が得られる。
が、データ線Ｎビットの場合は、各ビット線は、ＮＸ２
本のプリデータ線に、１本づつ１個のコラムセレクト用
ゲートを介して接続され、コラムセレクトはＮ個のコラ
ムセレクト用ゲートに接続され、−度に２本のコラムセ
レクトを選択することによりプリデータ線上に連続する
ＮＸ２ビツトのデータが出力されるようにするとともに
、各プリデータ線は８本のデータ線に各々データ線セレ
クト用ゲートを介して接続され、データ線セレクトはＮ
個のデータ線セレクト用ゲートに接続され、−度にデー
タ線上に連続するＮビットデータが出力されるようにす
れば同様の効果が得られる。
又、通常、データ線Ｎ本に比べて、ビット線Ｍ本の方が
、膨大な数となり、上記のように全体として少数のゲー
トでメモリ上の任意の場所の連続したデータをアクセス
できるメモリを実現できるのであるが、しかしここで、
例外的な場合を考える。従来のゲート数ＮＸＭに対して
、本発明の第１１ 第２のゲート数の合計は、Ｍ＋２
Ｎ２となり、本発明の方のゲート数が従来のゲート数よ
り少ない場合は、関数ｆ （Ｎ、 Ｍ）を考えると、
ｆ （Ｎ、 Ｍ）＝ＮＸＭ−Ｍ−２Ｎ２−−−（１
）として、この（１）式のｆ （Ｎ、 Ｍ）が、ｆ
（Ｎ、 Ｍ） ＞Ｏの場合である。
、膨大な数となり、上記のように全体として少数のゲー
トでメモリ上の任意の場所の連続したデータをアクセス
できるメモリを実現できるのであるが、しかしここで、
例外的な場合を考える。従来のゲート数ＮＸＭに対して
、本発明の第１１ 第２のゲート数の合計は、Ｍ＋２
Ｎ２となり、本発明の方のゲート数が従来のゲート数よ
り少ない場合は、関数ｆ （Ｎ、 Ｍ）を考えると、
ｆ （Ｎ、 Ｍ）＝ＮＸＭ−Ｍ−２Ｎ２−−−（１
）として、この（１）式のｆ （Ｎ、 Ｍ）が、ｆ
（Ｎ、 Ｍ） ＞Ｏの場合である。
よって、ビット線の本数Ｍ、データ線の本数Ｎは、ｆ
（Ｎ、 Ｍ） ＞Ｏを満足する必要がある。
（Ｎ、 Ｍ） ＞Ｏを満足する必要がある。
発明の詳細
な説明したように本発明によれば、メモリ上の任意の場
所に連続したデータのアクセスが、少数のゲートで、し
かも、簡単なレイアウトで実現できる。
所に連続したデータのアクセスが、少数のゲートで、し
かも、簡単なレイアウトで実現できる。
第１図は本発明のメモリの一実施例を示す回路図、第２
図はアドレスマツプ図、第３図は従来のメモリの回路図
である。 １−Ｍ・・・ビット線、１０〜２１・・・コラムセレク
ト用ゲート（第１のゲート）、２２〜２５・・・コラム
セレクト（第１のセレクト）、２６〜４３・・・データ
線セレクト用ゲート（第２のゲート）、４４〜４９・・
・データ線セレクト（第２のセレクト）、５０・・・メ
モリセル、ＰＤＯ〜ＰＤ５・・・プリデータ線、ＤＯ−
Ｄ２・・・データ線。 代理人 弁理士 松 １）正 道
図はアドレスマツプ図、第３図は従来のメモリの回路図
である。 １−Ｍ・・・ビット線、１０〜２１・・・コラムセレク
ト用ゲート（第１のゲート）、２２〜２５・・・コラム
セレクト（第１のセレクト）、２６〜４３・・・データ
線セレクト用ゲート（第２のゲート）、４４〜４９・・
・データ線セレクト（第２のセレクト）、５０・・・メ
モリセル、ＰＤＯ〜ＰＤ５・・・プリデータ線、ＤＯ−
Ｄ２・・・データ線。 代理人 弁理士 松 １）正 道
Claims (2)
- （１）各々第１のゲートを有した、メモリセルのビット
線と、そのビット線に接続された、データ線の本数（Ｎ
）の２倍のプリデータ線と、Ｎ個の連続するビット線が
前記プリデータ線に同時に接続されるように、前記第１
のゲートを制御する第１のセレクタと、前記２×Ｎ本の
プリデータ線の各々について、Ｎ本に分岐した２Ｎ２本
の分岐線と、それら分岐線にそれぞれ介在する２Ｎ２個
の第２のゲートと、前記２Ｎ２本の分岐線に、前記プリ
データ線単位に共通して接続されたＮ本のデータ線と、
そのデータ線が、Ｎ個連続する前記ビット線に接続され
るよう前記第２のゲートを制御する第２のセレクタとを
備えたことを特徴とするメモリ。 - （２）データ線の本数（Ｎ）に対して、ビット線の本数
（Ｍ）とする場合、 ｆ（Ｎ、Ｍ）＝Ｎ×Ｍ−Ｍ−２Ｎ＾２・・・（１）とし
て、ｆ（Ｎ、Ｍ）＞０が満足されることを特徴とする請
求項１記載のメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115790A JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132076A true JPH04132076A (ja) | 1992-05-06 |
| JPH0831271B2 JPH0831271B2 (ja) | 1996-03-27 |
Family
ID=17218524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25115790A Expired - Fee Related JPH0831271B2 (ja) | 1990-09-20 | 1990-09-20 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831271B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676563A (ja) * | 1992-08-28 | 1994-03-18 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-09-20 JP JP25115790A patent/JPH0831271B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676563A (ja) * | 1992-08-28 | 1994-03-18 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831271B2 (ja) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |