JPH0831455B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0831455B2 JPH0831455B2 JP2014208A JP1420890A JPH0831455B2 JP H0831455 B2 JPH0831455 B2 JP H0831455B2 JP 2014208 A JP2014208 A JP 2014208A JP 1420890 A JP1420890 A JP 1420890A JP H0831455 B2 JPH0831455 B2 JP H0831455B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は層間短絡による不良発生を防止した半導体集
積回路に関する。
積回路に関する。
（ロ）従来の技術 半導体集積回路において、高速化が容易であること、
自動設計に適する等の理由から、PolySi（ゲート電極）
−Al−Alの多層配線構造が提供されている。配線幅は、
高集積化、高密度化の要求から細くなる一方であるが、
出力バッファトランジスタへの電源供給等、チップ内に
は大電流容量用に一般の信号ラインよりは線幅が太い配
線が必ず存在することになる。前記バッファトランジス
タは、入出力パッドの関係からチップの周縁部に配置さ
れることが多く、そして信号の種類によってNchバッフ
ァ、Pchバッファを使い分けたり、CMOSを構成する等の
要求から、相反する電源電位、つまり、VDDとVSS用のラ
インが近接配置されることがしばしばである。
自動設計に適する等の理由から、PolySi（ゲート電極）
−Al−Alの多層配線構造が提供されている。配線幅は、
高集積化、高密度化の要求から細くなる一方であるが、
出力バッファトランジスタへの電源供給等、チップ内に
は大電流容量用に一般の信号ラインよりは線幅が太い配
線が必ず存在することになる。前記バッファトランジス
タは、入出力パッドの関係からチップの周縁部に配置さ
れることが多く、そして信号の種類によってNchバッフ
ァ、Pchバッファを使い分けたり、CMOSを構成する等の
要求から、相反する電源電位、つまり、VDDとVSS用のラ
インが近接配置されることがしばしばである。
斯上したパターンの一例を第２図に示す。半導体チッ
プ（１）の周縁部に個々に出力パッド（２）に接続され
たNchバッファトランジスタ（３）とPchバッファトラン
ジスタ（４）が並設され、Nchバッファトランジスタ
（３）には１層目Alから成る第１の配線（５）が電源電
位VSSを、Pchバッファトランジスタ（４）には２層目Al
から成る第２の配線（６）が電源電位VDDを夫々印加し
ている。
プ（１）の周縁部に個々に出力パッド（２）に接続され
たNchバッファトランジスタ（３）とPchバッファトラン
ジスタ（４）が並設され、Nchバッファトランジスタ
（３）には１層目Alから成る第１の配線（５）が電源電
位VSSを、Pchバッファトランジスタ（４）には２層目Al
から成る第２の配線（６）が電源電位VDDを夫々印加し
ている。
そして、これらの配線は幅広に形成される為大きな占
有面積を要し、チップサイズの増大につながるので、第
１の配線（５）と第２の配線（６）とを重ねて配置する
ことでその縮小を図っていた。
有面積を要し、チップサイズの増大につながるので、第
１の配線（５）と第２の配線（６）とを重ねて配置する
ことでその縮小を図っていた。
（ハ）発明が解決しようとする課題 しかしながら、Al配線はその線幅が太い程ヒロックが
発生し易く、さらには幅広のAl配線が重なり合うことに
よるストレスが層間絶縁膜にクラックを発生させ易い。
その為、ヒロックやクラックによって第１の配線（５）
と第２の配線（６）が層間短絡し、VDDとVSSのショート
不良が多発するという欠点があった。両者が重ならない
ように配置すると、チップサイズの増大が避けられな
い。
発生し易く、さらには幅広のAl配線が重なり合うことに
よるストレスが層間絶縁膜にクラックを発生させ易い。
その為、ヒロックやクラックによって第１の配線（５）
と第２の配線（６）が層間短絡し、VDDとVSSのショート
不良が多発するという欠点があった。両者が重ならない
ように配置すると、チップサイズの増大が避けられな
い。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、両者
が重ならないようにそこだけ線幅を細くすると共に、多
層配線構造を利用して前記細くした部分と重なるように
予備配線（20）（21）を延在させ、前記細くした部分と
予備配線（20）（21）とを層間接続することによって、
VDDとVSSのショート不良を防止できる半導体集積回路を
提供するものである。
が重ならないようにそこだけ線幅を細くすると共に、多
層配線構造を利用して前記細くした部分と重なるように
予備配線（20）（21）を延在させ、前記細くした部分と
予備配線（20）（21）とを層間接続することによって、
VDDとVSSのショート不良を防止できる半導体集積回路を
提供するものである。
（ホ）作 用 本発明によれば、各配線を部分的に細くして互いに重
ならない配置としたので、ヒロック発生やクラック発生
を防止できる。その一方で、各配線の細くした部分と予
備配線（20）（21）とを電気接続したので、その両者で
各配線の太い部分と同等の電流容量を確保できる。
ならない配置としたので、ヒロック発生やクラック発生
を防止できる。その一方で、各配線の細くした部分と予
備配線（20）（21）とを電気接続したので、その両者で
各配線の太い部分と同等の電流容量を確保できる。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図において、（11）はシリコン半導体基板、（1
2）は外部入出力ボンディングパッド、（13）はNchバッ
ファトランジスタ、（14）はPchバッファトランジスタ
である。
2）は外部入出力ボンディングパッド、（13）はNchバッ
ファトランジスタ、（14）はPchバッファトランジスタ
である。
Nch及びPchトランジスタ（13）及び（14）は、シリコ
ン半導体基板上にポリシリコン（Poly−Si）から成るゲ
ート電極を配置しその両脇にＮ又はＰ型拡散によるソー
ス・ドレイン領域を設けると共に、チャンネル幅を増大
することで負荷に応じた駆動能力を持たせてある。一般
的には、ゲート電極を蛇行させることで面積の効率利用
を図る。
ン半導体基板上にポリシリコン（Poly−Si）から成るゲ
ート電極を配置しその両脇にＮ又はＰ型拡散によるソー
ス・ドレイン領域を設けると共に、チャンネル幅を増大
することで負荷に応じた駆動能力を持たせてある。一般
的には、ゲート電極を蛇行させることで面積の効率利用
を図る。
これらバッファトランジスタ（13）（14）への電源供
給を行う電源ラインは、大電流に対応する為と電位降下
を防ぐ為に、機種にもよるが大体100〜300μｍもの太い
線幅に形成される。内部の信号ライン（15）は、1.0〜
3.0μｍ程度である。
給を行う電源ラインは、大電流に対応する為と電位降下
を防ぐ為に、機種にもよるが大体100〜300μｍもの太い
線幅に形成される。内部の信号ライン（15）は、1.0〜
3.0μｍ程度である。
各配線の形成は、基板表面を覆う絶縁膜（SiO2等）上
へのアルミニウム（Al）の蒸着又はスパッタ法による堆
積と堆積した材料のホトレジストプロセスによるパター
ニングで得られる。多層構造はこの繰り返しによって得
られ、１層目Al上への絶縁膜（CVD−SiO2,SOG,SiN等）
の堆積、スルーホール形成、Alの堆積とパターニングに
より得られる。同図の例では１層目AlによってNchバッ
ファトランジスタ（13）のソースに電源電位VSSを供給
する第１の配線（16）が、２層目AlによってPchバッフ
ァトランジスタ（14）のソースに電源電位VDDを供給す
る第２の配線（17）が夫々形成されている。Nchバッフ
ァトランジスタ（13）のソース領域と第１の配線（16）
とはコンタクトホールを介して直に、Pchバッファトラ
ンジスタ（14）のソース領域と第２の配線（17）とは、
ステップカバレージの問題やプロセスフローの問題があ
るので、１層目Al層を介してコンタクトホールでコンタ
クトする。各トランジスタのドレインは個々にボンディ
ングパッド（12）に接続される。CMOS型の場合は、ラッ
チアップの問題が避けられないので、NchはNch、PchはP
chでまとめて配置してある。
へのアルミニウム（Al）の蒸着又はスパッタ法による堆
積と堆積した材料のホトレジストプロセスによるパター
ニングで得られる。多層構造はこの繰り返しによって得
られ、１層目Al上への絶縁膜（CVD−SiO2,SOG,SiN等）
の堆積、スルーホール形成、Alの堆積とパターニングに
より得られる。同図の例では１層目AlによってNchバッ
ファトランジスタ（13）のソースに電源電位VSSを供給
する第１の配線（16）が、２層目AlによってPchバッフ
ァトランジスタ（14）のソースに電源電位VDDを供給す
る第２の配線（17）が夫々形成されている。Nchバッフ
ァトランジスタ（13）のソース領域と第１の配線（16）
とはコンタクトホールを介して直に、Pchバッファトラ
ンジスタ（14）のソース領域と第２の配線（17）とは、
ステップカバレージの問題やプロセスフローの問題があ
るので、１層目Al層を介してコンタクトホールでコンタ
クトする。各トランジスタのドレインは個々にボンディ
ングパッド（12）に接続される。CMOS型の場合は、ラッ
チアップの問題が避けられないので、NchはNch、PchはP
chでまとめて配置してある。
第１の配線（16）と第２の配線（17）とは、面積に余
裕がある又はどちらか一方が必要無い等で重ねずに済む
部分では、各出力バッファトランジスタ（13）（14）が
要求する電流容量に応じた太い線幅（18）で延在する。
一方、両者が近接し互いに前記太い線幅（18）で延在す
る為には重なり合うような部分では、各配線（16）（1
7）は前記太い線幅（18）より細く形成され、細い線幅
（19）で互いに延在することで重畳することを防止す
る。VSSが印加された第１の配線（16）とVDDが印加され
た第２の配線（17）とが重畳しなければ、ヒロック等に
よる層間短絡は生じない。
裕がある又はどちらか一方が必要無い等で重ねずに済む
部分では、各出力バッファトランジスタ（13）（14）が
要求する電流容量に応じた太い線幅（18）で延在する。
一方、両者が近接し互いに前記太い線幅（18）で延在す
る為には重なり合うような部分では、各配線（16）（1
7）は前記太い線幅（18）より細く形成され、細い線幅
（19）で互いに延在することで重畳することを防止す
る。VSSが印加された第１の配線（16）とVDDが印加され
た第２の配線（17）とが重畳しなければ、ヒロック等に
よる層間短絡は生じない。
さらに、各配線（16）（17）の線幅を細くした結果低
下することが避けられない各配線（16）（17）の電流容
量は、各配線（16）（17）の上層又は下層に予備配線
（20）（21）を形成することで補償する。第１の配線
（16）用の予備配線（20）は２層目Al層で形成し、第２
の配線（17）用の予備配線（21）は１層目Al層で形成す
る。各予備配線（20）（21）は、前記細い線幅（19）で
延在する部分の略全体にわたってそれらと重畳し、且つ
全体にわたってスルーホール（22）により電気接続され
る。スルーホール（22）は全体で細長い形状の１個とし
ても良いし同図に示すように多数個設けても良い。
下することが避けられない各配線（16）（17）の電流容
量は、各配線（16）（17）の上層又は下層に予備配線
（20）（21）を形成することで補償する。第１の配線
（16）用の予備配線（20）は２層目Al層で形成し、第２
の配線（17）用の予備配線（21）は１層目Al層で形成す
る。各予備配線（20）（21）は、前記細い線幅（19）で
延在する部分の略全体にわたってそれらと重畳し、且つ
全体にわたってスルーホール（22）により電気接続され
る。スルーホール（22）は全体で細長い形状の１個とし
ても良いし同図に示すように多数個設けても良い。
斯る構成によれば、予備配線（20）（21）を設けこれ
と電気接続することにより、前記細い線幅（19）で延在
する部分の電流容量を、前記太い線幅（18）で延在する
部分の電流容量と略同等にすることができる。従って、
細くしたことによる電流容量の低下、電位降下の発生、
さらにはエレクトロマイグレーションの発生をも防止で
きる。各配線（16）（17）と各予備配線（20）（21）と
は、同電位であるからヒロック等による層間短絡が生じ
ても支障は無い。
と電気接続することにより、前記細い線幅（19）で延在
する部分の電流容量を、前記太い線幅（18）で延在する
部分の電流容量と略同等にすることができる。従って、
細くしたことによる電流容量の低下、電位降下の発生、
さらにはエレクトロマイグレーションの発生をも防止で
きる。各配線（16）（17）と各予備配線（20）（21）と
は、同電位であるからヒロック等による層間短絡が生じ
ても支障は無い。
（ト）発明の効果 以上説明した通り、本発明によれば予備配線（20）
（21）を利用することにより必要な電流容量を確保でき
るので、線幅を細くすることにより第１の配線（16）と
第２の配線（17）とが重ならないパターン配置が可能と
なる。重ならなければ、ヒロック等による層間短絡が生
じないので、VSSとVDDのショート不良を完全に防止しそ
れによって多層配置構造の信頼性を向上し製品の歩留り
も向上できるという利点を有する。まだ、線幅を細くす
ることで第１と第２の配線（16）（17）の重畳を防止す
るので、チップサイズを増大せずに済む利点をも有す
る。
（21）を利用することにより必要な電流容量を確保でき
るので、線幅を細くすることにより第１の配線（16）と
第２の配線（17）とが重ならないパターン配置が可能と
なる。重ならなければ、ヒロック等による層間短絡が生
じないので、VSSとVDDのショート不良を完全に防止しそ
れによって多層配置構造の信頼性を向上し製品の歩留り
も向上できるという利点を有する。まだ、線幅を細くす
ることで第１と第２の配線（16）（17）の重畳を防止す
るので、チップサイズを増大せずに済む利点をも有す
る。
第１図は本発明を説明するための平面図、第２図は従来
例を説明するための平面図である。
例を説明するための平面図である。
Claims (5)
- 【請求項１】異る電源電位が印加された配線が多層配線
構造を成して近接して延在する半導体集積回路におい
て、 一方の電源電位が印加された第１の配線は、他方の電源
電位が印加された第２の配線と重ならない部分において
ある太い線幅で延在し、且つ前記第２の配線と重なりそ
うな部分においては、前記第２の配線と重ならないよう
に前記ある太い線幅よりも細い線幅で延在させて両配線
を重なることなしに形成すると共に、 前記第１の配線の上層又は下層に前記第１の配線と重畳
し重畳した部分の略全体にわたって層間接続される予備
配線を設け、 前記細い線幅で延在する第１の配線と前記予備配線との
両方で前記太い線幅で延在する第１の配線の電流容量と
略同等の電流容量を得たことを特徴とする半導体集積回
路。 - 【請求項２】前記第１の配線と第２の配線はアルミ又は
アルミを主体とする導電材料から成る電源配線であるこ
とを特徴とする請求項第１項に記載の半導体集積回路。 - 【請求項３】前記予備配線と前記第２の配線とは同層の
配線層であることを特徴とする請求項第１項に記載の半
導体集積回路。 - 【請求項４】一方の電源電位が印加された第１の配線
と、これとは異る他方の電源電位が印加された第２の配
線とが多層配線構造を成して近接して延在する半導体集
積回路において、 前記第１と第２の配線は、互いに他方の配線と重ならな
い部分においてある太い線幅で延在し、且つ互いに重な
りそうな部分においては、互いに他方の配線と重ならな
いように前記太い線幅よりも細い線幅で延在させて両配
線を重なることなしに形成すると共に、 個々の配線の上層又は下層に夫々前記細い線幅で延在す
る部分と重畳し重畳した部分の略全体にわたって前記第
１又は第２の配線と層間接続される予備配線を設け、 前記細い線幅で延在する部分と前記予備配線との両方で
前記太い線幅で延在する部分の電流容量と略同等の電流
容量を得たことを特徴とする半導体集積回路。 - 【請求項５】前記予備配線は、層間接続された配線とは
反対の配線層と同層の配線層であることを特徴とする請
求項第１項あるいは第４項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014208A JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014208A JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218022A JPH03218022A (ja) | 1991-09-25 |
| JPH0831455B2 true JPH0831455B2 (ja) | 1996-03-27 |
Family
ID=11854688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014208A Expired - Fee Related JPH0831455B2 (ja) | 1990-01-23 | 1990-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831455B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5481928B2 (ja) * | 2009-05-19 | 2014-04-23 | 株式会社リコー | 配線層レイアウト方法及び半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-01-23 JP JP2014208A patent/JPH0831455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03218022A (ja) | 1991-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |