JPS63116236A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS63116236A JPS63116236A JP61261870A JP26187086A JPS63116236A JP S63116236 A JPS63116236 A JP S63116236A JP 61261870 A JP61261870 A JP 61261870A JP 26187086 A JP26187086 A JP 26187086A JP S63116236 A JPS63116236 A JP S63116236A
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- microinstruction
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- microinstructions
- memory
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ命令を用いて制御されるミニコンピ
ユータ等の情報処理装置に係り、特に、大容量マイクロ
命令の高速読出し、及び、システムのＶＬＳＩ化に好適
な情報処理装置に関する。
ユータ等の情報処理装置に係り、特に、大容量マイクロ
命令の高速読出し、及び、システムのＶＬＳＩ化に好適
な情報処理装置に関する。
従来の装置の一般的構成を第１４図に示す。この種の装
置についてはアイ・イー・イー・イー、ジャーナル オ
ブ ソリッド ステート サーキット ボリーム ニス
シーの１９、ナンバー５．１０月号１９８４の第６６
３頁から第６７４頁（ＩＥＥＨＪｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ。
置についてはアイ・イー・イー・イー、ジャーナル オ
ブ ソリッド ステート サーキット ボリーム ニス
シーの１９、ナンバー５．１０月号１９８４の第６６
３頁から第６７４頁（ＩＥＥＨＪｏｕｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ。
５Ｃ−１９，Ｎａ５．Ｏｃｔ、（１９８４）、ｐｐ６６
３〜ｐ ｐ ６７４）に記載されている。従来の装置は
。
３〜ｐ ｐ ６７４）に記載されている。従来の装置は
。
命令のデコード、実行を行うＢ Ｐ Ｕ （Ｂａｓｉｃ
Ｐｒｏｃｅｓｓｉｎｇ、Ｕｎｉｔ） １４００２と、マ
イクロ命令を格納するＣ Ｓ （Ｃｏｎｔｒｏｌ Ｓｔ
ｏｒａｇｅ）と呼ばれるＲＡＭ１４００１と主メモリ１
４００３より構成されている。
Ｐｒｏｃｅｓｓｉｎｇ、Ｕｎｉｔ） １４００２と、マ
イクロ命令を格納するＣ Ｓ （Ｃｏｎｔｒｏｌ Ｓｔ
ｏｒａｇｅ）と呼ばれるＲＡＭ１４００１と主メモリ１
４００３より構成されている。
１４００４は、マイクロ命令のアドレスバス、１４００
５は。
５は。
マイクロ命令を読み出すバス、１４００６は主メモリの
アドレスバス、１４００７はデータバスである。マイク
ロ命令の容量は８〜１６にワード程度である。
アドレスバス、１４００７はデータバスである。マイク
ロ命令の容量は８〜１６にワード程度である。
マイクロ命令は通常１マシンサイクルに１回読み出され
、デコードされてＢＰＵの中の演算装置を制御するのに
使われる。マシンサイクルは計算機の性能を決める基本
的な動作の単位であり、前記マイクロ命令読出しは、し
ばしばマシンサイクルを決めるクリティカルバスとなる
。
、デコードされてＢＰＵの中の演算装置を制御するのに
使われる。マシンサイクルは計算機の性能を決める基本
的な動作の単位であり、前記マイクロ命令読出しは、し
ばしばマシンサイクルを決めるクリティカルバスとなる
。
また、他の従来装置として、特開昭６１−９５４４６号
公報がある。これは、制御記憶部に格納されている第１
のマイクロ命令と外部から供給される第２のマイクロ命
令とを選択的に切換える選択部。
公報がある。これは、制御記憶部に格納されている第１
のマイクロ命令と外部から供給される第２のマイクロ命
令とを選択的に切換える選択部。
および、前記第１または第２のマイクロ命令によって制
御される信号処理部をそなえた論理回路である。この装
置は、本発明の目的とするマイクロ命令の高速読出し、
ピン数低減、マイクロ命令の修正の３点について配慮さ
れていなかった６〔発明が解決しようとする問題点〕 ＬＳＩ技術が進歩し、集積度が増えたことにより、前記
ＢＰＵは、１チツプに集積可能となった。
御される信号処理部をそなえた論理回路である。この装
置は、本発明の目的とするマイクロ命令の高速読出し、
ピン数低減、マイクロ命令の修正の３点について配慮さ
れていなかった６〔発明が解決しようとする問題点〕 ＬＳＩ技術が進歩し、集積度が増えたことにより、前記
ＢＰＵは、１チツプに集積可能となった。
またＬＳＩを構成する論理ゲートの遅延時間はｉｎｓを
きり、マシンサイクルを短縮するのに役立っている。特
に、バイポーラトランジスタとＭＯＳトランジスタを基
本回路レベルで複合し、バイポーラの高速性とＭＯＳの
高集積、低消費電力性を組み合わせることにより６０Ｍ
Ｈｚ （１７ｎｓ）のマシンサイクルを達成する回路が
、 １９８６年のｌ５ＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ５ｏｌｉｄ ５ｔａｔｅ ＣｌｒｃｕｉｔｓＣｏ
ｎｔｅｒｅ％ｒｅ）にて報告されている。
きり、マシンサイクルを短縮するのに役立っている。特
に、バイポーラトランジスタとＭＯＳトランジスタを基
本回路レベルで複合し、バイポーラの高速性とＭＯＳの
高集積、低消費電力性を組み合わせることにより６０Ｍ
Ｈｚ （１７ｎｓ）のマシンサイクルを達成する回路が
、 １９８６年のｌ５ＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ５ｏｌｉｄ ５ｔａｔｅ ＣｌｒｃｕｉｔｓＣｏ
ｎｔｅｒｅ％ｒｅ）にて報告されている。
ところが上記ＬＳＩ化による高速性は、信号がチップ内
に閉じる時は有効であるが、チップ間を信号が伝わる際
の遅延はＩｏｎｓ〜２０ｎｓと大である。すなわち、チ
ップ上の論理ゲートはどんどん高速化されるのに比して
、チップ間の信号伝搬時間の高速化には限界がある。こ
れは、集積度が高まるにつれて、チップ内部の論理ゲー
トの負荷容量が減少するのに対し、パッケージ容量、パ
ッケージをつなぐプリント板上の配線容量はほとんど減
少しないためである。従がって、上記従来技術の構成で
、ＷＯ２をＢＰＵとは別チップのＲＡＭを用いて構成す
ると信号のチップ間渡りが生じるため、マシンサイクル
向上に限界がある。また、マイクロ命令は、通常６４ビ
ット程度の幅を持つため、メモリバスとマイクロ命令用
のバスの両方をＢＰＵに設けるとＢＰＵのピン数が著し
く多くなるという問題点がある。
に閉じる時は有効であるが、チップ間を信号が伝わる際
の遅延はＩｏｎｓ〜２０ｎｓと大である。すなわち、チ
ップ上の論理ゲートはどんどん高速化されるのに比して
、チップ間の信号伝搬時間の高速化には限界がある。こ
れは、集積度が高まるにつれて、チップ内部の論理ゲー
トの負荷容量が減少するのに対し、パッケージ容量、パ
ッケージをつなぐプリント板上の配線容量はほとんど減
少しないためである。従がって、上記従来技術の構成で
、ＷＯ２をＢＰＵとは別チップのＲＡＭを用いて構成す
ると信号のチップ間渡りが生じるため、マシンサイクル
向上に限界がある。また、マイクロ命令は、通常６４ビ
ット程度の幅を持つため、メモリバスとマイクロ命令用
のバスの両方をＢＰＵに設けるとＢＰＵのピン数が著し
く多くなるという問題点がある。
一方、マイクロプロセッサに見られるように。
マイクロ命令をオンチップＲＯＭに格納すれば。
信号のＬＳＩ間渡りがなくなり、マシンサイクルを短縮
することが可能であるが、オンチップできるＲＯＭの容
量は２にワード〜４にワードであり、上記のミニコンの
構成に必要な大容量のマイクロ命令全てをオンチップ化
することはできないという問題点がある。また、ＲＯＭ
は一度ＢＰＵをＬＳＩとして作製するとマイクロ命令の
誤りを容易に修正できないという問題点もある。
することが可能であるが、オンチップできるＲＯＭの容
量は２にワード〜４にワードであり、上記のミニコンの
構成に必要な大容量のマイクロ命令全てをオンチップ化
することはできないという問題点がある。また、ＲＯＭ
は一度ＢＰＵをＬＳＩとして作製するとマイクロ命令の
誤りを容易に修正できないという問題点もある。
本発明の目的は、ＶＬＳＩ化に好適で、大容量のマイク
ロ命令を実効的に高速に読出す情報処理装置を提供する
ことである。この際、マイクロ命令の変更なしに、上記
目的を達成できることが望ましい。
ロ命令を実効的に高速に読出す情報処理装置を提供する
ことである。この際、マイクロ命令の変更なしに、上記
目的を達成できることが望ましい。
本発明の第２の目的は、ピン数少のチップによりＶＬＳ
Ｉ化するのに好適な情報処理装置を提供することである
。
Ｉ化するのに好適な情報処理装置を提供することである
。
また、本発明の第３の目的は、マイクロ命令を容易に修
正可能な情報処理装置を提供することである。
正可能な情報処理装置を提供することである。
前記、従来技術では上記の３つの点についての配慮がさ
れていなかった。
れていなかった。
上記第１の目的は、マイクロ命令をオンチップの高速Ｒ
ＯＭと、オフチップのメモリに分割格納し並列にアクセ
スすることにより達成される。すなわち、マイクロ命令
のアドレスより、上記ＲＯＭにマイクロ命令が格納され
ていないことを検出する手段と、上記マイクロ命令のア
ドレスをメモリのアドレスに変換する手段と、ＲＯＭか
ら読出されたマイクロ命令を抑制し、酵記アドレスによ
りメモリから読出されたマイクロ命令を、マイクロ命令
を保持するレジスタにセットする手段とを設番ブること
により達成される。
ＯＭと、オフチップのメモリに分割格納し並列にアクセ
スすることにより達成される。すなわち、マイクロ命令
のアドレスより、上記ＲＯＭにマイクロ命令が格納され
ていないことを検出する手段と、上記マイクロ命令のア
ドレスをメモリのアドレスに変換する手段と、ＲＯＭか
ら読出されたマイクロ命令を抑制し、酵記アドレスによ
りメモリから読出されたマイクロ命令を、マイクロ命令
を保持するレジスタにセットする手段とを設番ブること
により達成される。
また、前記第２の目的は、上記高速ＲＯＭに格納できな
かったマイクロ命令を、主メモリ上に置くことにより達
成される。すなわち、マイクロ命令のアドレスを主メモ
リのアドレスに変換する手段と、変換されたアドレスを
保持し主メモリアドレスバスに接続されるレジスタと、
主メモリから読出されたマイクロ命令を主メモリデータ
バスより、マイクロ命令を保持し演算ユニットを制御す
るレジスタにセットする手段を設けることにより達成さ
れる。
かったマイクロ命令を、主メモリ上に置くことにより達
成される。すなわち、マイクロ命令のアドレスを主メモ
リのアドレスに変換する手段と、変換されたアドレスを
保持し主メモリアドレスバスに接続されるレジスタと、
主メモリから読出されたマイクロ命令を主メモリデータ
バスより、マイクロ命令を保持し演算ユニットを制御す
るレジスタにセットする手段を設けることにより達成さ
れる。
また前記第３の目的は、前記マイクロ命令のアドレスに
より、オンチップ高速ＲＯＭにマイクロ命令が格納され
ていないことを検出する手段を、上記ＲＯＭに格納され
ていないアドレスを保持する１つまたは複数のレジスタ
と、これら複数のレジスタとマイクロ命令アドレスを同
時に比較し少なくとも１つの一致するものがあることを
検出する手段とにより構成することにより達成される。
より、オンチップ高速ＲＯＭにマイクロ命令が格納され
ていないことを検出する手段を、上記ＲＯＭに格納され
ていないアドレスを保持する１つまたは複数のレジスタ
と、これら複数のレジスタとマイクロ命令アドレスを同
時に比較し少なくとも１つの一致するものがあることを
検出する手段とにより構成することにより達成される。
マイクロ命令の中には、頻繁に使われるものとあまり使
われないものがある。従がって、頻繁に使われるマイク
ロ命令をオンチップＲＯＭに、また、あまり使われない
マイクロ命令をオフチップのメモリにおくことにより、
大容量のマイクロ命令を実行的に高速に読出すことがで
きる。
われないものがある。従がって、頻繁に使われるマイク
ロ命令をオンチップＲＯＭに、また、あまり使われない
マイクロ命令をオフチップのメモリにおくことにより、
大容量のマイクロ命令を実行的に高速に読出すことがで
きる。
また、主メモリのアドレス、データバスとは別にマイク
ロ命令のアドレス・データバスを設けるとＢＰＵのピン
数が増大する。しかし、高速ＲＯＭに格納しない、あま
り使われないマイクロ命令を主メモリに格納し、主メモ
リのアドレスバス、データバスを用いてマイクロ命令を
読出すことにより、ピン数の増大を防ぐことができる。
ロ命令のアドレス・データバスを設けるとＢＰＵのピン
数が増大する。しかし、高速ＲＯＭに格納しない、あま
り使われないマイクロ命令を主メモリに格納し、主メモ
リのアドレスバス、データバスを用いてマイクロ命令を
読出すことにより、ピン数の増大を防ぐことができる。
また、マイクロ命令のアドレスを見て、そのマイクロ命
令がＲＯＭに格納されていないことを検出する手段を、
デバッグしたい複数のマイクロ命令のアドレスを保持す
るレジスタ群と、このレジスタ群の１つ１つとマイクロ
命令のアドレスを同時に比較し、１つでも一致したもの
があるかどうかを検出する手段とにより構成することに
より、デバッグを容易に行うことができる。すなわち。
令がＲＯＭに格納されていないことを検出する手段を、
デバッグしたい複数のマイクロ命令のアドレスを保持す
るレジスタ群と、このレジスタ群の１つ１つとマイクロ
命令のアドレスを同時に比較し、１つでも一致したもの
があるかどうかを検出する手段とにより構成することに
より、デバッグを容易に行うことができる。すなわち。
デバッグしたいマイクロ命令のアドレスをｌＴｆ記レジ
スタにあらかじめ書込んでおき、主メモリ上に正しいマ
イクロ命令を用意しておくことにより、このマイクロ命
令を読出そうとした時に、ＲＯＭの出力が抑制され、主
メモリから読出された正しいマイクロ命令が、マイクロ
命令を保持するレジスタにセットされる。
スタにあらかじめ書込んでおき、主メモリ上に正しいマ
イクロ命令を用意しておくことにより、このマイクロ命
令を読出そうとした時に、ＲＯＭの出力が抑制され、主
メモリから読出された正しいマイクロ命令が、マイクロ
命令を保持するレジスタにセットされる。
ここで述べる主メモリとは、ＢＰＵより送出されるアド
レスによりアクセスされるメモリ空間のことを指し、本
発明はそのメモリの具体的な実現方法にはよらない、主
メモリのうち、通常の命令。
レスによりアクセスされるメモリ空間のことを指し、本
発明はそのメモリの具体的な実現方法にはよらない、主
メモリのうち、通常の命令。
データを保持するメモリをＤＲＡＭで構成し、マイクロ
命令を格納するメモリをＳＲＡＭで構成することも可能
である。また両者をＤ ＲＡ Ｍで構成することも可能
である。また、通常主メモリの高速化のためにキャッシ
ュメモリが設けられる。この構成の主メモリに対しても
本発明は有効である。
命令を格納するメモリをＳＲＡＭで構成することも可能
である。また両者をＤ ＲＡ Ｍで構成することも可能
である。また、通常主メモリの高速化のためにキャッシ
ュメモリが設けられる。この構成の主メモリに対しても
本発明は有効である。
逆にキャッシュメモリは、本発明を実施したシステムに
対しても有効である。すなわち、主メモリ上のマイクロ
命令は、全くアクセスされない時にはキャッシュに入ら
ないが、１度アクセスされるとキャッシュメモリに登録
され１次回からのアクセスが高速化される。
対しても有効である。すなわち、主メモリ上のマイクロ
命令は、全くアクセスされない時にはキャッシュに入ら
ないが、１度アクセスされるとキャッシュメモリに登録
され１次回からのアクセスが高速化される。
第２図は本発明の一実施例の全体構成を示す図である。
２０ｏＯは命令の読出し、実行を行う単一の半導体チッ
プに形成、マイクロプロセッサとなるＢ Ｐ Ｕ （Ｂ
ａｓｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、２００
１は半導体主メモリである。２１００は読み出した命令
を格納しておく命令バッファＩＢＲ１２１０１は命令読
出し、命令バッファの管理を行う命令フェッチユニット
、２１０２はマイクロ命令制御ユニット、２１０３はマ
イクロ命令デコーダ、２１０４は演算ユニット、２１０
５はメモリ制御ユニット、２１０６は主メモリ上のマイ
クロ命令のアドレスを保持するマイクロ命令ポインタμ
ＩＰ、２１０７はフェッチする命令のアドレスを保持す
るフェッチポインタＦＰ、２１０８はオペランドの読出
し、書込みアドレスを保持するメモリアドレスレジスタ
ＭＡＲ１２１０９はオペランドとして書込むデータ、あ
るいは読んだデータを保持するメモリデータレジスタＭ
ＢＲである。
プに形成、マイクロプロセッサとなるＢ Ｐ Ｕ （Ｂ
ａｓｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、２００
１は半導体主メモリである。２１００は読み出した命令
を格納しておく命令バッファＩＢＲ１２１０１は命令読
出し、命令バッファの管理を行う命令フェッチユニット
、２１０２はマイクロ命令制御ユニット、２１０３はマ
イクロ命令デコーダ、２１０４は演算ユニット、２１０
５はメモリ制御ユニット、２１０６は主メモリ上のマイ
クロ命令のアドレスを保持するマイクロ命令ポインタμ
ＩＰ、２１０７はフェッチする命令のアドレスを保持す
るフェッチポインタＦＰ、２１０８はオペランドの読出
し、書込みアドレスを保持するメモリアドレスレジスタ
ＭＡＲ１２１０９はオペランドとして書込むデータ、あ
るいは読んだデータを保持するメモリデータレジスタＭ
ＢＲである。
２２０１は主メモリの３２ビツトアドレスバス、２２０
ｏは主メモリの６４ビツトデータバスである。
ｏは主メモリの６４ビツトデータバスである。
命令フェッチユニット２１０１は、命令バッファにあき
があれば、命令受取可能信号２２０６をメモリ制御ユニ
ットに送出する。メモリ制御ユニットにより命令フェッ
チが実際に行なわれ、終了すると、命令フェッチ終了信
号２２０７が命令フェッチユニット２１０１に返される
。この時、命令フェッチユニットはデータバス２２００
より。
があれば、命令受取可能信号２２０６をメモリ制御ユニ
ットに送出する。メモリ制御ユニットにより命令フェッ
チが実際に行なわれ、終了すると、命令フェッチ終了信
号２２０７が命令フェッチユニット２１０１に返される
。この時、命令フェッチユニットはデータバス２２００
より。
読出された命令を命令バッファ２１００に格納する。ま
た、マイクロ命令制御ユニット２１０１の要求に応じて
、バス２２０２．２２０３を経て。
た、マイクロ命令制御ユニット２１０１の要求に応じて
、バス２２０２．２２０３を経て。
命令バッファ２１００に格納されている命令を、マイク
ロ命令制御ユニット２１０２に送出する。
ロ命令制御ユニット２１０２に送出する。
マイクロ命令制御ユニット２１０２は、命令のデコード
、マイクロ命令読出し等を行なう、読出された命令のう
ち、演算ユニットを制御するフィールド２２０４が、マ
イクロ命令デコーダ２１０３に送出される。マイクロ命
令デコーダ２１０３は受取ったマイクロ命令をデコード
し、演算ユニット制御信号２２０５を演算ユニット２１
０４に送出する。信号２２１６は１条件分岐時の条件成
立か否かをマイクロ命令制御ユニット２１０２に知らせ
る信号である。演算ユニット２１０４は計算したアドレ
スをバス２２１４を経てメモリアドレスレジスタ２１０
８に送出する。また、バス２２１５を経て、メモリに書
き込むデータをメモリデータレジスタ２１０９に送出し
たり、メモリから読んだデータを受取ったりする。
、マイクロ命令読出し等を行なう、読出された命令のう
ち、演算ユニットを制御するフィールド２２０４が、マ
イクロ命令デコーダ２１０３に送出される。マイクロ命
令デコーダ２１０３は受取ったマイクロ命令をデコード
し、演算ユニット制御信号２２０５を演算ユニット２１
０４に送出する。信号２２１６は１条件分岐時の条件成
立か否かをマイクロ命令制御ユニット２１０２に知らせ
る信号である。演算ユニット２１０４は計算したアドレ
スをバス２２１４を経てメモリアドレスレジスタ２１０
８に送出する。また、バス２２１５を経て、メモリに書
き込むデータをメモリデータレジスタ２１０９に送出し
たり、メモリから読んだデータを受取ったりする。
マイクロ命令制御ユニットは、命令実行に際して、オペ
ランドのメモリからの読み出しが必要な時には、オペラ
ンドアドレスをメモリアドレスレジスタにセットした後
にオペランド読出し要求信号２２１０をメモリ制御ユニ
ット２１０５に送出する。メモリ制御ユニットは読出し
を行ない、読出したオペランドをメモリデータレジスタ
２１０９にセットしメモリアクセス終了信号２２０９を
マイクロ命令制御ユニット２１０２に送出する。オペラ
ンドの書き込みも同様である。
ランドのメモリからの読み出しが必要な時には、オペラ
ンドアドレスをメモリアドレスレジスタにセットした後
にオペランド読出し要求信号２２１０をメモリ制御ユニ
ット２１０５に送出する。メモリ制御ユニットは読出し
を行ない、読出したオペランドをメモリデータレジスタ
２１０９にセットしメモリアクセス終了信号２２０９を
マイクロ命令制御ユニット２１０２に送出する。オペラ
ンドの書き込みも同様である。
マイクロ命令制御ユニットは、必要なマイクロ命令がオ
ンチップＲＯＭにない時には、マイクロ命令のメモリ上
のアドレスをバス２２１２を通じてマイクロ命令ポイン
タ２１０６に送出すると同時に、マイクロ命令読出し要
求信号２２１１をメモリ制御ユニット２１０５に送出し
、マイクロ命令読出しを待つ、メモリ制御ユニット２１
０５は、マイクロ命令を主メモリ２０ｏ１より読出し、
メモリアクセス終了信号２２０９をマイクロ命令制御ユ
ニット２１０２に返す、この時、マイクロ命令制御ユニ
ットは主メモリデータバス２２００よりマイクロ命令を
受取り、そのマイクロ命令を実行する。
ンチップＲＯＭにない時には、マイクロ命令のメモリ上
のアドレスをバス２２１２を通じてマイクロ命令ポイン
タ２１０６に送出すると同時に、マイクロ命令読出し要
求信号２２１１をメモリ制御ユニット２１０５に送出し
、マイクロ命令読出しを待つ、メモリ制御ユニット２１
０５は、マイクロ命令を主メモリ２０ｏ１より読出し、
メモリアクセス終了信号２２０９をマイクロ命令制御ユ
ニット２１０２に返す、この時、マイクロ命令制御ユニ
ットは主メモリデータバス２２００よりマイクロ命令を
受取り、そのマイクロ命令を実行する。
最後トこメモリ制御ユニット２１０５の動作をまとめて
説明する。メモリ制御ユニットは、オペランドの読み書
き、マイクロ命令読出し、命令読出しの３つの動作を行
う。この３つに応じて、メモリアドレスを保持するレジ
スタとして、メモリアドレスレジスタ２１０８、マイク
ロ命令ポインタ２１０６、フェッチポインタ２１０７の
３つを管理している。オペランド読出し要求２２１０が
来た時には、メモリアドレスレジスタ２１０８の内容を
主メモリのアドレスバス２２０１に送出し、読み出した
データを、データバス２２００を通じて、メモリデータ
レジスタ２１０９にセットし、メモリアクセス終了信号
２２０９を返す。また、マイクロ命令読出し要求信号２
２１１を受けた時には、マイクロ命令ポインタ２１０６
の内容をアドレスバス２２０１に送出し、読み出したデ
ータを、データバス２２００を通じて、マイクロ命令制
御ユニット２１ｏ２に送出し、メモリアクセス終了信号
２２ｏ９を返す。最後に、命令受取可能信号２２０６を
受けた時には、フェッチポインタ２１０７の内容をアド
レスバス２２０〕に送出し、読み出したデータをデータ
バス２２０Ｑを通じて命令バッファ２１００に送出する
と同時に、命令読出し終了信号を返す。また信号２２０
８は上記３種数のメモリアクセスが異常終了したことを
示す信号である。
説明する。メモリ制御ユニットは、オペランドの読み書
き、マイクロ命令読出し、命令読出しの３つの動作を行
う。この３つに応じて、メモリアドレスを保持するレジ
スタとして、メモリアドレスレジスタ２１０８、マイク
ロ命令ポインタ２１０６、フェッチポインタ２１０７の
３つを管理している。オペランド読出し要求２２１０が
来た時には、メモリアドレスレジスタ２１０８の内容を
主メモリのアドレスバス２２０１に送出し、読み出した
データを、データバス２２００を通じて、メモリデータ
レジスタ２１０９にセットし、メモリアクセス終了信号
２２０９を返す。また、マイクロ命令読出し要求信号２
２１１を受けた時には、マイクロ命令ポインタ２１０６
の内容をアドレスバス２２０１に送出し、読み出したデ
ータを、データバス２２００を通じて、マイクロ命令制
御ユニット２１ｏ２に送出し、メモリアクセス終了信号
２２ｏ９を返す。最後に、命令受取可能信号２２０６を
受けた時には、フェッチポインタ２１０７の内容をアド
レスバス２２０〕に送出し、読み出したデータをデータ
バス２２０Ｑを通じて命令バッファ２１００に送出する
と同時に、命令読出し終了信号を返す。また信号２２０
８は上記３種数のメモリアクセスが異常終了したことを
示す信号である。
さて、オペランド読み書き要求、マイクロ命令読出し要
求、命令読出し要求が競合することもあるわけであるが
、この時には、オペランド読み書き、マイクロ命令読出
し、命令読出しの順で、優先的に処理する。例えば、命
令読出しは、オペランド読み書きも、マイクロ命令読出
しもない時に行なわれる。これは、先に処理の行なわれ
ている命令に関するメモリアクセスを優先的に行うこと
により、パイプライン処理を効率よく行うためである。
求、命令読出し要求が競合することもあるわけであるが
、この時には、オペランド読み書き、マイクロ命令読出
し、命令読出しの順で、優先的に処理する。例えば、命
令読出しは、オペランド読み書きも、マイクロ命令読出
しもない時に行なわれる。これは、先に処理の行なわれ
ている命令に関するメモリアクセスを優先的に行うこと
により、パイプライン処理を効率よく行うためである。
同様にして、前マイクロ命令から発せられたオペランド
読出し要求を、次マイクロ命令の読み出し要求より優先
して処理する。
読出し要求を、次マイクロ命令の読み出し要求より優先
して処理する。
次に、マイクロ命令制御ユニット２１０２の構成につい
て詳しく説明する。これを説明したのが第１図である。
て詳しく説明する。これを説明したのが第１図である。
３０００はマイクロ命令が格納されているＲＯＭで、容
ｆｆ４にワードである。３００７はマイクロ命令のアド
レスを保持するレジスタＭ ｒ Ａ Ｒ（Ｍｉｃｒｏ
Ｉｎ５ｔｒｕｃｔｉｏｎ Ａｄｄｒｅｓｓ Ｒｅｇｉｓ
ｔｅｒ）である。ＭＩＡＲの幅は１４ビツトであり、１
６にワードのマイクロ命令を指すことができる。
ｆｆ４にワードである。３００７はマイクロ命令のアド
レスを保持するレジスタＭ ｒ Ａ Ｒ（Ｍｉｃｒｏ
Ｉｎ５ｔｒｕｃｔｉｏｎ Ａｄｄｒｅｓｓ Ｒｅｇｉｓ
ｔｅｒ）である。ＭＩＡＲの幅は１４ビツトであり、１
６にワードのマイクロ命令を指すことができる。
３００５はマイクロ命令がＲＯＭ３０００にないことを
検出する回路、３００８は主メモリ上のマイクロ命令の
アドレスを生成する回路、３００４は命令デコーダ、３
００３はマイクロ命令の次アドレスを決める制御回路、
３００９と３０１０はセレクタ、３００１はマイクロ命
令を保持するレジスタＳ Ｍ Ｉ Ｒ（Ｓｕｂ Ｍｉｃ
ｒｏ ＩｎｓｔｒｕｃｔｉｏｎＲｅｇｊ、５ｔｅｒ）
、 ３００２もマイクロ命令を保持するレジスタＭ Ｉ
Ｒ（Ｍｉｃｒｏ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｒｅｇｉ
ｓｔｅｒ） 。
検出する回路、３００８は主メモリ上のマイクロ命令の
アドレスを生成する回路、３００４は命令デコーダ、３
００３はマイクロ命令の次アドレスを決める制御回路、
３００９と３０１０はセレクタ、３００１はマイクロ命
令を保持するレジスタＳ Ｍ Ｉ Ｒ（Ｓｕｂ Ｍｉｃ
ｒｏ ＩｎｓｔｒｕｃｔｉｏｎＲｅｇｊ、５ｔｅｒ）
、 ３００２もマイクロ命令を保持するレジスタＭ Ｉ
Ｒ（Ｍｉｃｒｏ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｒｅｇｉ
ｓｔｅｒ） 。
３００６は、１ビツトのレジスタで、マイクロ命令がＲ
ＯＭにないことを示す信号３１０３を保持する。
ＯＭにないことを示す信号３１０３を保持する。
命令デコーダ３００４は、命令フェッチユニットより、
バス２２ｏ３を通じて送られてくる命令をデコードし、
１４ビツト幅のマイクロ命令の先頭アドレスを、バス３
１００を通じて１次アドレス制御回路３００３に送出す
る。
バス２２ｏ３を通じて送られてくる命令をデコードし、
１４ビツト幅のマイクロ命令の先頭アドレスを、バス３
１００を通じて１次アドレス制御回路３００３に送出す
る。
制御回路３００３はいろいろな信号により１次マイクロ
命令アドレスを生成し、バス３１１Ｏを通じてＭＩＡＲ
３００７にセットする。１４ビツト幅のＭＩＲＡの下位
１２ビツトはＲＯＭ３０００に送出され、１４ビツト全
てが、３０ｏ５と３００８に送出される。３００５では
ＭＩＡＲを見て、このアドレスのマイクロ命令がない時
には、マイクロ命令読出し信号２２１０をメモリ制御ユ
ニット２１０５に送出する。また、信号線３１０３を通
じて、セレクタ３０１ｏに入力されているＲＯＭ出力と
主メモリデータバス２２００のうち後者を選んで５Ｍｌ
Ｒ３００１にマイクロ命令を格納するように制御する、
一方、ＲＯＭにマイクロ命令がないことを知らせる信号
３１０３は、レジスタ３００６にセットされ、信号３１
０４を通じて、制御回路３００３にマイクロ命令読出し
待動作をさせる。また３００５には、デバッグ用として
、デバッグしたいマイクロ命令のアドレスを書き込める
ように、メモリデータレジスタ２１０９の出力２２１５
と、マイクロ命令の制御フィールド３１１１が入力され
ている。詳しい動作は第３図〜第７図を用いて後述する
。
命令アドレスを生成し、バス３１１Ｏを通じてＭＩＡＲ
３００７にセットする。１４ビツト幅のＭＩＲＡの下位
１２ビツトはＲＯＭ３０００に送出され、１４ビツト全
てが、３０ｏ５と３００８に送出される。３００５では
ＭＩＡＲを見て、このアドレスのマイクロ命令がない時
には、マイクロ命令読出し信号２２１０をメモリ制御ユ
ニット２１０５に送出する。また、信号線３１０３を通
じて、セレクタ３０１ｏに入力されているＲＯＭ出力と
主メモリデータバス２２００のうち後者を選んで５Ｍｌ
Ｒ３００１にマイクロ命令を格納するように制御する、
一方、ＲＯＭにマイクロ命令がないことを知らせる信号
３１０３は、レジスタ３００６にセットされ、信号３１
０４を通じて、制御回路３００３にマイクロ命令読出し
待動作をさせる。また３００５には、デバッグ用として
、デバッグしたいマイクロ命令のアドレスを書き込める
ように、メモリデータレジスタ２１０９の出力２２１５
と、マイクロ命令の制御フィールド３１１１が入力され
ている。詳しい動作は第３図〜第７図を用いて後述する
。
３００８は、 Ｍ Ｉ ＡＲ１４ビツトを見て、この命
令がＲＯＭ３０００にない時のために、常にＭＩＡＲを
主メモリアドレスに変換して、３２ビツトバス２２１２
を経てマイクロ命令ポインタ２１０６に送出する。アド
レス変換に必要なベースアドレス設定を行うために、メ
モリデータレジスタ２１０９よりのバス２２１５と、マ
イクロ命令の制御フィールド２１１２が入力されている
。
令がＲＯＭ３０００にない時のために、常にＭＩＡＲを
主メモリアドレスに変換して、３２ビツトバス２２１２
を経てマイクロ命令ポインタ２１０６に送出する。アド
レス変換に必要なベースアドレス設定を行うために、メ
モリデータレジスタ２１０９よりのバス２２１５と、マ
イクロ命令の制御フィールド２１１２が入力されている
。
詳しい動作は後に第９図を用いて説明する。
５ＭｌＲ３００１にセットされるマイクロ命令のフォー
マットを第１２図に示す、ジャンプ先のアドレスを示す
１４ビット幅のＬＩＴＥＲＡＬフィールド、次アドレス
の制御をする５ＥＱＵＥＮＣＥＣＯＮＴフイールド、オ
ペランドフェッチの終了を待つことを指示する０ＦＷＡ
ＩＴフイールドがある。他のフィールドは、本発明に特
に関係しないフィールドであるので説明を省略する。
マットを第１２図に示す、ジャンプ先のアドレスを示す
１４ビット幅のＬＩＴＥＲＡＬフィールド、次アドレス
の制御をする５ＥＱＵＥＮＣＥＣＯＮＴフイールド、オ
ペランドフェッチの終了を待つことを指示する０ＦＷＡ
ＩＴフイールドがある。他のフィールドは、本発明に特
に関係しないフィールドであるので説明を省略する。
制御回路３００３は、マイクロ命令先頭アドレス３１０
０．ＳＭＩＲ出力３１０５のうちの上記ＬＩＴＥＲＡＬ
、 ＳＦ！ＱＵＥＮＣＥ（：ＯＮＴ、 ０ＦＷＡＩＴ
（７） ３ フィールド、マイクロ命令読出し待信号３
１０４、条件成立を示す信号２２１６、メモリアクセス
終了信号２２０９、メモリエラー信号２２０８を受けて
、次命令アドレス３１１ｏとセレクタ３００９制御信号
３１０６を出力する。次アドレスを決める論理について
は後述する。オペランドフェッチ待信号０ＦＷＡＩＴ、
あるいは、マイクロ命令読出待信号μＩＦυＡＩＴ （
信号３１０４）がアサートされていて、かつ、メモリア
クセス終了信号ＭＥＮＤ２２０９がネゲートされている
時（薄石（ＯＦ讐ＡＩＴ＋μＩＦＩＪＡＩＴ） ）時に
は、制御線３１０６により、セレクタ３００９を制御し
、Ｎｏ −０ｐｅｒａｔｉｏｎを示すマイクロ命令をＭ
Ｉ Ｒ３００２にセットする。これにより、演算ユニ
ットは何もせずにオペランドフェッチ、あるいは、マイ
クロ命令読出しを待つ、ＭＥＮＤ２２０９がアサートさ
れれば、待ち状態が解除され、正しいマイクロ命令がＭ
ＩＲにセットされ、演算ユニットの動作をセットする。
０．ＳＭＩＲ出力３１０５のうちの上記ＬＩＴＥＲＡＬ
、 ＳＦ！ＱＵＥＮＣＥ（：ＯＮＴ、 ０ＦＷＡＩＴ
（７） ３ フィールド、マイクロ命令読出し待信号３
１０４、条件成立を示す信号２２１６、メモリアクセス
終了信号２２０９、メモリエラー信号２２０８を受けて
、次命令アドレス３１１ｏとセレクタ３００９制御信号
３１０６を出力する。次アドレスを決める論理について
は後述する。オペランドフェッチ待信号０ＦＷＡＩＴ、
あるいは、マイクロ命令読出待信号μＩＦυＡＩＴ （
信号３１０４）がアサートされていて、かつ、メモリア
クセス終了信号ＭＥＮＤ２２０９がネゲートされている
時（薄石（ＯＦ讐ＡＩＴ＋μＩＦＩＪＡＩＴ） ）時に
は、制御線３１０６により、セレクタ３００９を制御し
、Ｎｏ −０ｐｅｒａｔｉｏｎを示すマイクロ命令をＭ
Ｉ Ｒ３００２にセットする。これにより、演算ユニ
ットは何もせずにオペランドフェッチ、あるいは、マイ
クロ命令読出しを待つ、ＭＥＮＤ２２０９がアサートさ
れれば、待ち状態が解除され、正しいマイクロ命令がＭ
ＩＲにセットされ、演算ユニットの動作をセットする。
また信号線２２１１を通じて、オペランド読出し要求を
出したりする。
出したりする。
上記動作タイミングをまとめたのが第１１図である。Ｍ
ＩＡＲ３００７とＭＩＲ３００２はクロックφがｈｉｇ
ｈの時にスルーになるスルーラッチであ’） 、 Ｓ
Ｍ Ｉ Ｒ３００１ト１７ジスタ３００６は。
ＩＡＲ３００７とＭＩＲ３００２はクロックφがｈｉｇ
ｈの時にスルーになるスルーラッチであ’） 、 Ｓ
Ｍ Ｉ Ｒ３００１ト１７ジスタ３００６は。
クロックφがＬｏｗの時にスルーになるスルーラッチで
ある。第１１図では、ｎ番目とｎ＋２番目のマイクロ命
令はＲＯＭ上にあったが、ｎ＋１番目のマイクロ命令が
ＲＯＭ上になかった場合である。
ある。第１１図では、ｎ番目とｎ＋２番目のマイクロ命
令はＲＯＭ上にあったが、ｎ＋１番目のマイクロ命令が
ＲＯＭ上になかった場合である。
次に、マイクロ命令がＲＯＭにないことを判定する回路
第１図３００５について第３図、第４図を用いて説明す
る。第３図、第４図は本発明の好ましい実施例を示した
ものである。すなわち１６にワードのマイクロ命令の空
間を第４図に示すように４つに分け、斜線で示したアド
レス’ｏｏｏｏ’から’ＯＦ Ｆ Ｆ’ までをＲＯＭ
に格納する。この様に制限することは何ら問題ない。す
なわち、よく使われるマイクロ命令をこの４にワードの
アドレス範囲に入れておけばよいのである。こうするこ
とにより、ＲＯＭにマイクロ命令がないことを示す信号
を、第３図に示すように、マイクロ命令アドレスの上位
２ビツトを見て作ることができる。
第１図３００５について第３図、第４図を用いて説明す
る。第３図、第４図は本発明の好ましい実施例を示した
ものである。すなわち１６にワードのマイクロ命令の空
間を第４図に示すように４つに分け、斜線で示したアド
レス’ｏｏｏｏ’から’ＯＦ Ｆ Ｆ’ までをＲＯＭ
に格納する。この様に制限することは何ら問題ない。す
なわち、よく使われるマイクロ命令をこの４にワードの
アドレス範囲に入れておけばよいのである。こうするこ
とにより、ＲＯＭにマイクロ命令がないことを示す信号
を、第３図に示すように、マイクロ命令アドレスの上位
２ビツトを見て作ることができる。
すなわち、マイクロ命令アドレス３１０１−０〜３１０
１〜１３のうち、上位２ビット３１０１−１２ 。
１〜１３のうち、上位２ビット３１０１−１２ 。
３１０１−１３のどちらか一方が１の時に、マイクロ命
令アクセス待信号３１０３と、マイクロ命令読出し要求
信号２２１０を“１″にアサートすればよい。
令アクセス待信号３１０３と、マイクロ命令読出し要求
信号２２１０を“１″にアサートすればよい。
また、本発明では、上に述べた様にマイクロ命令アドレ
スにより、ハードウェアがＲＯＭへのアクセスと外部メ
モリへのアクセスを制御するため、ＲＯＭ容量の変更が
容易に行なわれる。すなわち。
スにより、ハードウェアがＲＯＭへのアクセスと外部メ
モリへのアクセスを制御するため、ＲＯＭ容量の変更が
容易に行なわれる。すなわち。
マイクロ命令を変更することなく、マイクロ命令がＲＯ
Ｍにないことを検出する回路３００５のみを変更すれば
、ＲＯＭ容量を変更することができる。
Ｍにないことを検出する回路３００５のみを変更すれば
、ＲＯＭ容量を変更することができる。
第５図は、マイクロ命令がＲＯＭにないことを判定する
回路３００５ （第１図）についての本発明の他の好ま
しい実施例である。すなわち、第４図で述べた条件に加
えて、４つの１４ビットレジスタ５ｏＯＯ−１〜５００
−４のいずレカト、マイクロ命令のアドレス３１０１が
一致した時に。
回路３００５ （第１図）についての本発明の他の好ま
しい実施例である。すなわち、第４図で述べた条件に加
えて、４つの１４ビットレジスタ５ｏＯＯ−１〜５００
−４のいずレカト、マイクロ命令のアドレス３１０１が
一致した時に。
マイクロ命令読出し要求２２１０とマイクロ命令読出し
待信号３１０３を出力する。５００１．−１は、アドレ
ス３１０１とレジスタ５０００−１を比較して一敗して
いれば一致信号５１０１−１を送出するコンパレータで
ある。５００１−２〜５００１−４は、同様に、レジス
タ５０００−２〜５０００−４とアドレス３１０１を比
較するコンパレータである。５００２は、１つでも一致
したアドレスがあるかどうかを判定するＯＲゲートであ
る。５００４は、第３図で説明したＲＯＭ領域を判定す
るＯＲゲートである。
待信号３１０３を出力する。５００１．−１は、アドレ
ス３１０１とレジスタ５０００−１を比較して一敗して
いれば一致信号５１０１−１を送出するコンパレータで
ある。５００１−２〜５００１−４は、同様に、レジス
タ５０００−２〜５０００−４とアドレス３１０１を比
較するコンパレータである。５００２は、１つでも一致
したアドレスがあるかどうかを判定するＯＲゲートであ
る。５００４は、第３図で説明したＲＯＭ領域を判定す
るＯＲゲートである。
レジスタ５０００−１〜５０００−４には、システム立
上げ時に、ＲＯＭ上のアドレスの内デバッグしたいアド
レスを書き込んでおく、書き込みデータはバス２２１５
を通じてレジスタ５０００−１〜５０００−４に転送さ
れる。また書き込みレジスタの指定はマイクロ命令のフ
ィールドの１部である２ビツトの（１号３１１１により
行う。
上げ時に、ＲＯＭ上のアドレスの内デバッグしたいアド
レスを書き込んでおく、書き込みデータはバス２２１５
を通じてレジスタ５０００−１〜５０００−４に転送さ
れる。また書き込みレジスタの指定はマイクロ命令のフ
ィールドの１部である２ビツトの（１号３１１１により
行う。
３１１１はデコーダ５００３によりデコードされ、レジ
スタ指定信号５１０３−１〜５１０３−４を出力する。
スタ指定信号５１０３−１〜５１０３−４を出力する。
第５図のレジスタ５０００−１とコンパレータ５００１
−１を詳しく記したのが第６図である。
−１を詳しく記したのが第６図である。
本構成のコンパレータについては、特願昭６０−９３６
８６として出願されている。
８６として出願されている。
６０００−１−０〜６０００−１−１３は、１ビツトの
アドレスと、１ビツトのコンパレータを内蔵するセルで
ある。６００１は、１４このコンパレータの出力のワイ
アドＯＲ論理を取る信号線である。すなわち、各セルは
、内蔵するレジスタの内容とアドレス３１０１と比較し
不一致であれば、信号！６００１を引き抜く、シたがっ
て、信号線６００１は、全ビット一致の時のみ引き抜か
れない、６００３−１は信号線６００３−１のセンスア
ンプであり、全ビット一致の時に出力５１０１−１がｈ
ｉｇｈになる。、２２１５−０〜２２１５−１３は、デ
バッグしたいアドレスを保持するレジスタに、データを
転送するバスである。また、５１０３−１は、データ書
き込みを指示する信号線である。
アドレスと、１ビツトのコンパレータを内蔵するセルで
ある。６００１は、１４このコンパレータの出力のワイ
アドＯＲ論理を取る信号線である。すなわち、各セルは
、内蔵するレジスタの内容とアドレス３１０１と比較し
不一致であれば、信号！６００１を引き抜く、シたがっ
て、信号線６００１は、全ビット一致の時のみ引き抜か
れない、６００３−１は信号線６００３−１のセンスア
ンプであり、全ビット一致の時に出力５１０１−１がｈ
ｉｇｈになる。、２２１５−０〜２２１５−１３は、デ
バッグしたいアドレスを保持するレジスタに、データを
転送するバスである。また、５１０３−１は、データ書
き込みを指示する信号線である。
第７図は、第６図のセル６０００−１−〇の構成を示す
図である。６０００−１−１〜６０００−１−１３も同
様である。
図である。６０００−１−１〜６０００−１−１３も同
様である。
ＰＭＯＳ７００２，７００３．ＮＭＯ３７００５゜７０
０４が、１ビツトのレジスタを構成する。
０４が、１ビツトのレジスタを構成する。
ＮＭＯ８７０００と７００１は、レジスタヘノ書き込み
の際にオンになる信号である。ＮＭＯ８７００６〜７０
０９は、上記レジスタと入力アドレス３１０１−１をＦ
ＯＲ論理により比較する回路であり、両者が不一致の時
に信号線６００１を引き抜く。
の際にオンになる信号である。ＮＭＯ８７００６〜７０
０９は、上記レジスタと入力アドレス３１０１−１をＦ
ＯＲ論理により比較する回路であり、両者が不一致の時
に信号線６００１を引き抜く。
第８図は、第６図のセンスアンプ６００３−１の構成を
示した図である。５ｏｏｏはバイポーラトランジスタで
あり、６００１を通じてベース電流が引き抜かれると出
力５１０１−１はＱｏｗになる。レジスタの内容とアド
レス３１０１が一致すれば、ベース電流は引き抜かれず
、バイポーラトランジスタ８ｏ００はオンのままで、出
力５１０１−１はｈｉｇｈになる。
示した図である。５ｏｏｏはバイポーラトランジスタで
あり、６００１を通じてベース電流が引き抜かれると出
力５１０１−１はＱｏｗになる。レジスタの内容とアド
レス３１０１が一致すれば、ベース電流は引き抜かれず
、バイポーラトランジスタ８ｏ００はオンのままで、出
力５１０１−１はｈｉｇｈになる。
第９図は、第１図のＲＯＭ上にないマイクロ命令のアド
レスを生成する回路３００８の構成を示したものである
。９０００は、上位アドレス１５ビツトを保持するレジ
スタである。マイクロ命令の主メモリ上のアドレス２２
１２は、下位３ビツトＯ〜２をゼロ、中位１４ビツト３
〜１６を、マイクロ命令アドレス３１０１そのものとし
、上位１５ビツト１７〜３１にレジスタ９０００の内容
を送出することにより生成される。下位３ビツトに０を
つけるのは、主メモリのアドレスがバイトごとにつけら
れ、マイクロ命令の幅が８バイトあるためである。以上
の様にすることにより、容易にマイクロ命令アドレスを
主メモリアドレスに変換することができる。
レスを生成する回路３００８の構成を示したものである
。９０００は、上位アドレス１５ビツトを保持するレジ
スタである。マイクロ命令の主メモリ上のアドレス２２
１２は、下位３ビツトＯ〜２をゼロ、中位１４ビツト３
〜１６を、マイクロ命令アドレス３１０１そのものとし
、上位１５ビツト１７〜３１にレジスタ９０００の内容
を送出することにより生成される。下位３ビツトに０を
つけるのは、主メモリのアドレスがバイトごとにつけら
れ、マイクロ命令の幅が８バイトあるためである。以上
の様にすることにより、容易にマイクロ命令アドレスを
主メモリアドレスに変換することができる。
またレジスタ９０００を書き換えることにより。
主メモリ上に異なるマイクロ命令のバージョンを用意し
、それらを選択して読み出すことができる。
、それらを選択して読み出すことができる。
主メモリ上にとられたマイクロ命令アドレス空間のうち
、ＲＯＭにマイクロ命令が格納される４にワード分は、
通常はアクセスされないが、 ＲＯＭ上のマイクロ命令
に誤りがあり、そのアドレスが、第１図３００５内のレ
ジスタに登録された時には、対応する主メモリ上に正し
いマイクロ命令を書いておくことになる。また、マイク
ロ命令の動きをトレースするために、常に内部ＲＯＭの
読み出しを抑制し、主メモリ上のマイクロ命令にアクセ
スさせることも容易である。
、ＲＯＭにマイクロ命令が格納される４にワード分は、
通常はアクセスされないが、 ＲＯＭ上のマイクロ命令
に誤りがあり、そのアドレスが、第１図３００５内のレ
ジスタに登録された時には、対応する主メモリ上に正し
いマイクロ命令を書いておくことになる。また、マイク
ロ命令の動きをトレースするために、常に内部ＲＯＭの
読み出しを抑制し、主メモリ上のマイクロ命令にアクセ
スさせることも容易である。
最後に、第１図の制御回路３００３の構成について詳し
く述べる。第１０図がこれを示したものである。
く述べる。第１０図がこれを示したものである。
１００００はマイクロ命令先頭アドレスを保持するレジ
スタμＴ ＯＰ 、 １０００１は、次マイクロ命令ア
ドレス３１１０に１を加え、その値を保持するレジスタ
μＰ Ｃ、１０００２はアドレス３１１０をそのまま保
存しておくレジスタ、 １０００３はマイクロ命令の戻
り番地を格納する４ワードスタツク５ＴＡＣＫ 。
スタμＴ ＯＰ 、 １０００１は、次マイクロ命令ア
ドレス３１１０に１を加え、その値を保持するレジスタ
μＰ Ｃ、１０００２はアドレス３１１０をそのまま保
存しておくレジスタ、 １０００３はマイクロ命令の戻
り番地を格納する４ワードスタツク５ＴＡＣＫ 。
１０００４はマイクロ命令中のＬＩＴＥＲＡＬフィール
ドを保持するレジスタＬＩＴＥＲＡＬ 、 １０００５
はメモリエラー等の例外処理の先頭アドレスを保持する
レジスタ０Ｔ）ＩＥ！Ｒである。 １０００６は上記レ
ジスタ群より１つのレジスタを選択し、次アドレス３１
１０を送出するセレクタである。 １１０００〜１１０
０５は、それぞれ１００００〜１０００５を選択するこ
とをセレクタ１０００６に指示する信号である。
ドを保持するレジスタＬＩＴＥＲＡＬ 、 １０００５
はメモリエラー等の例外処理の先頭アドレスを保持する
レジスタ０Ｔ）ＩＥ！Ｒである。 １０００６は上記レ
ジスタ群より１つのレジスタを選択し、次アドレス３１
１０を送出するセレクタである。 １１０００〜１１０
０５は、それぞれ１００００〜１０００５を選択するこ
とをセレクタ１０００６に指示する信号である。
第１３図はマイクロ命令の中で次アドレスをコントロー
ルするフィールド５ＣＯ−８Ｃ２の３ビツトの指示する
内容を示したものである。制御回路３００３に入力され
る信号のうち、マイクロ命令読出し待侶号３１０４をμ
ＩＦｖＡＩＴ 、条件成立を示す信号２２１６をＴＡＫ
ＥＮ、メモリアクセス終了信号２２０９をＭＥＮＤ、メ
モリエラー信号２２０８をＭＥＲＲとすれば、μＰＣ，
ＰＰＣ，５ＴＡＣＫ 。
ルするフィールド５ＣＯ−８Ｃ２の３ビツトの指示する
内容を示したものである。制御回路３００３に入力され
る信号のうち、マイクロ命令読出し待侶号３１０４をμ
ＩＦｖＡＩＴ 、条件成立を示す信号２２１６をＴＡＫ
ＥＮ、メモリアクセス終了信号２２０９をＭＥＮＤ、メ
モリエラー信号２２０８をＭＥＲＲとすれば、μＰＣ，
ＰＰＣ，５ＴＡＣＫ 。
μＴ ＯＰ 、 ＬＩＴＥＲＡＬ、 ０ＴＨＥＲは下記
の論理により生成される。
の論理により生成される。
μｐｃ＝ （Ｃ＋ＢＣ−ＴＡＫＥＮ） ・ＲＥＡＤＹ
Ｐ Ｐ Ｃ＝ Ｍ Ｅ Ｎ Ｄ （ＯＦｖＡＩＴ＋ ｐ
ＩＦｌｊＡＩＴ）ＳＴＡ（Ｊ＝ＲＴＮ −ＲＥＡＤＹ μＴＯＰ＝ＤＯＰＢ −ＲＥＡＤＹ ＬＩＴＥＲＡＬ＝ （ＵＢＬ＋ＢＣ−ＴＩＫＢＮ＋ＢＡ
Ｌ）・ＲＥＡＤＹ ＯＴ）ＩＥＲ＝ＭＥＲ−ＭＥＮＤ （ＯＦνＡＩＴ＋μ
ＩＦＶＡＩＴ）ただし、 ＲＥＡＤＹ＝Ｍ百Ｒ−Ｍ Ｅ Ｎ Ｄ ・（ＯＦＶＡＩ
Ｔ＋ ｕ ＩＦＷＡＩＴ）＋ＯＦＭＡＩＴ １ｐ ＩＦ
ｖＡＩＴ また。Ｃ，ＵＢＬ、ＢＡＬ、ＤＯＰＢ、ＢＣ。
Ｐ Ｐ Ｃ＝ Ｍ Ｅ Ｎ Ｄ （ＯＦｖＡＩＴ＋ ｐ
ＩＦｌｊＡＩＴ）ＳＴＡ（Ｊ＝ＲＴＮ −ＲＥＡＤＹ μＴＯＰ＝ＤＯＰＢ −ＲＥＡＤＹ ＬＩＴＥＲＡＬ＝ （ＵＢＬ＋ＢＣ−ＴＩＫＢＮ＋ＢＡ
Ｌ）・ＲＥＡＤＹ ＯＴ）ＩＥＲ＝ＭＥＲ−ＭＥＮＤ （ＯＦνＡＩＴ＋μ
ＩＦＶＡＩＴ）ただし、 ＲＥＡＤＹ＝Ｍ百Ｒ−Ｍ Ｅ Ｎ Ｄ ・（ＯＦＶＡＩ
Ｔ＋ ｕ ＩＦＷＡＩＴ）＋ＯＦＭＡＩＴ １ｐ ＩＦ
ｖＡＩＴ また。Ｃ，ＵＢＬ、ＢＡＬ、ＤＯＰＢ、ＢＣ。
ＲＴＮは、ＳＣＯ，ＳＣＩ、５Ｃ２１こより、第１３＠
の論理にしたがって生成される。
の論理にしたがって生成される。
第１４図は１本発明の他の実施例を示した図である。
１５０００はＢＰｔＪである。 １５０００は、第２図
で示したＢＰｔＪ２０００に命令キャッシュ１５００１
を付加した構成である。ＬＳＩの集積度が進むにつれ
て、ＩＫ〜８にバイト程度の大容量のキャッシュを内蔵
することが可能となる。１５００１は、命令フェッチポ
インタ２１０７をアドレスとしてアクセスされる命令、
及び、マイクロ命令ポインタをアドレスとしてアクセス
されるマイクロ命令を格納しておくキャッシュである。
で示したＢＰｔＪ２０００に命令キャッシュ１５００１
を付加した構成である。ＬＳＩの集積度が進むにつれ
て、ＩＫ〜８にバイト程度の大容量のキャッシュを内蔵
することが可能となる。１５００１は、命令フェッチポ
インタ２１０７をアドレスとしてアクセスされる命令、
及び、マイクロ命令ポインタをアドレスとしてアクセス
されるマイクロ命令を格納しておくキャッシュである。
オンチップのキャッシュは、オフチップの主メモリに比
して、２倍〜５倍高速アクセスが可能である。 １５０
０２はキャッシュへのアドレスバス、１５００３は、キ
ャッシュから読出したデータを命令バッファ２１００．
マイクロ命令制御ユニット２１０２に送出するデータバ
スである。
して、２倍〜５倍高速アクセスが可能である。 １５０
０２はキャッシュへのアドレスバス、１５００３は、キ
ャッシュから読出したデータを命令バッファ２１００．
マイクロ命令制御ユニット２１０２に送出するデータバ
スである。
本構成では、主メモリ上の命令、及び、マイクロ命令を
キャッシュ１５００１から読み出されるため、ＢＰＵで
の処理が高速化される。また、・オペランド読出しと同
時に、命令、及び、マイクロ命令の読出しができるため
に、命令、及び、マイクロ命令の読出しと、オペランド
の読出しの競合を避けることができる。
キャッシュ１５００１から読み出されるため、ＢＰＵで
の処理が高速化される。また、・オペランド読出しと同
時に、命令、及び、マイクロ命令の読出しができるため
に、命令、及び、マイクロ命令の読出しと、オペランド
の読出しの競合を避けることができる。
また、キャッシュ内に読み出すべき命令がない場合には
、主メモリより読み出すべき命令を含むブロックを読出
し、キャッシュに格納する。これらの手順は、従来のキ
ャッシュ制御と全く同じである。
、主メモリより読み出すべき命令を含むブロックを読出
し、キャッシュに格納する。これらの手順は、従来のキ
ャッシュ制御と全く同じである。
本発明によれば、よく使うマイクロ命令をオンチップＲ
ＯＭにおき、読出し時に信号のＬＳＩ間渡りをなくせる
ので、マシンサイクルを短縮することができる。
ＯＭにおき、読出し時に信号のＬＳＩ間渡りをなくせる
ので、マシンサイクルを短縮することができる。
また本発明によれば、マイクロ命令を主メモリ上に拡張
することができるので、大容量のマイクロ命令を実装す
ることができる。また、ＲＯＭ上にないマイクロ命令の
読出しを主メモリのアドレスバス、データバスを介して
行い、専用のバスを持たないので、ＢＰＵチップのピン
数を減少することができる。
することができるので、大容量のマイクロ命令を実装す
ることができる。また、ＲＯＭ上にないマイクロ命令の
読出しを主メモリのアドレスバス、データバスを介して
行い、専用のバスを持たないので、ＢＰＵチップのピン
数を減少することができる。
また本発明によれば、ＲＯＭ上のマイクロ命令のうち、
デバッグしたい命令のアドレスをあらかじめレジスタに
書き込んでおくことにより、ＲＯＭ上のマイクロ命令の
読出しを抑制し、主メモリ上のマイクロ命令を用いるこ
とができる。このため、ＲＯＭ上のマイクロ命令を容易
に修正することができる。
デバッグしたい命令のアドレスをあらかじめレジスタに
書き込んでおくことにより、ＲＯＭ上のマイクロ命令の
読出しを抑制し、主メモリ上のマイクロ命令を用いるこ
とができる。このため、ＲＯＭ上のマイクロ命令を容易
に修正することができる。
全体図、第３図〜第８図はマイクロ命令がＲＯＭ上にな
いことを検出する回路について説明する図、第９図はメ
モリ上のマイクロ命令アドレスを生成する回路を示す図
、第１０図は次アドレス制御回路を示す図、第１１２図
はマイクロ命令制御ユニットのタイミングチャート、第
１２図と第１３図はマイクロ命令を説明する図、第１４
図は従来例を示すブロック図である。 ３００７・・・マイクロ命令のアドレスを保持するレジ
スタ、３００２・・・マイクロ命令を保持するレジスタ
、３０００・・・マイクロ命令を格納するＲＯＭ、３０
０８・・・主メモリ上のマイクロ命令アドレスを生成す
る回路、３００５・・・マイクロ命令がＲＯＭ亨 １
膓 ３０１０−・−ｔし７７ 第３囚 第４巴 Ｍ？Ａ尺 第ジ図 ５００３−−−デ′フープ。 拠８０ 茅？ｍ ９σｏｏ−”へ−ぺシシ″ズヅ ＄１１ 巳 ＥＮＤ ＳＭＫ 九−１ｎ
ｒｃ＋Ｉ ｎ＋ｚＭ１尺
７Ｌ−１７ｔ ｎＯｎＯＰ Ｍ ’ｔ’
２′＄１ｚ日 ￥−１３囚 第＋４囚 ７４００１・・・ｃ５ Ｊ４ｏＯ，２・・ＢＰＵ
いことを検出する回路について説明する図、第９図はメ
モリ上のマイクロ命令アドレスを生成する回路を示す図
、第１０図は次アドレス制御回路を示す図、第１１２図
はマイクロ命令制御ユニットのタイミングチャート、第
１２図と第１３図はマイクロ命令を説明する図、第１４
図は従来例を示すブロック図である。 ３００７・・・マイクロ命令のアドレスを保持するレジ
スタ、３００２・・・マイクロ命令を保持するレジスタ
、３０００・・・マイクロ命令を格納するＲＯＭ、３０
０８・・・主メモリ上のマイクロ命令アドレスを生成す
る回路、３００５・・・マイクロ命令がＲＯＭ亨 １
膓 ３０１０−・−ｔし７７ 第３囚 第４巴 Ｍ？Ａ尺 第ジ図 ５００３−−−デ′フープ。 拠８０ 茅？ｍ ９σｏｏ−”へ−ぺシシ″ズヅ ＄１１ 巳 ＥＮＤ ＳＭＫ 九−１ｎ
ｒｃ＋Ｉ ｎ＋ｚＭ１尺
７Ｌ−１７ｔ ｎＯｎＯＰ Ｍ ’ｔ’
２′＄１ｚ日 ￥−１３囚 第＋４囚 ７４００１・・・ｃ５ Ｊ４ｏＯ，２・・ＢＰＵ
Claims (1)
- 【特許請求の範囲】 １、複数のマイクロ命令を記憶する半導体メモリと、 他の複数のマイクロ命令を記憶する記憶手段、アドレス
入力により、上記記憶手段をアクセスし、該当するマイ
クロ命令を読み出す第１のアクセス手段、上記記憶手段
に該当するマイクロ命令がない場合には、上記アドレス
入力により、上記半導体メモリをアクセスし、該当する
マイクロ命令を読み出す第２のアクセス手段、上記第１
または第２のアクセス手段によつて読み出された該当す
るマイクロ命令により、予め定められた演算処理を行う
演算処理手段が単一の半導体チップ上に形成されるマイ
クロプロセッサと を具備することを特徴とする情報処理装置。 ２、マイクロ命令のアドレスを保持するレジスタと、マ
イクロ命令を保持するレジスタと、前記マイクロ命令の
アドレスを保持するレジスタとマイクロ命令を保持する
レジスタに接続されたマイクロ命令格納用ＲＯＭと、マ
イクロ命令の次マイクロ命令を制御するフィールドをデ
コードし、次マイクロ命令アドレスを生成し、そのアド
レスを前記マイクロ命令のアドレスを保持するレジスタ
に送出する次アドレス決定手段と、上記マイクロ命令に
より制御される演算手段よりなる情報処理装置において
、前記ＲＯＭにマイクロ命令の一部を格納し、他のマイ
クロ命令を格納する外部に接続された外部メモリと、上
記マイクロ命令のアドレスより、上記ＲＯＭにマイクロ
命令が格納されていないことを検出し、上記外部メモリ
に読出し要求を出し、上記アドレスに対応して読出され
たマイクロ命令を前記マイクロに命令を保持するレジス
タにセットする手段を設けたことを特徴とする情報処理
装置。 ３、特許請求の範囲第２項において、第１のＲＯＭを低
容量高速、第２のメモリを大容量低速としたことを特徴
とする情報処理装置。 ４、特許請求の範囲第２項において、上記ＲＯＭにマイ
クロ命令が格納されていないことを検出する手段を、前
記マイクロ命令のアドレスの上位の数ビットを見て検出
することにより実現することを特徴とする情報処理装置
。 ５、特許請求の範囲第１項において、上記ＲＯＭにマイ
クロ命令が格納されていないことを検出する手段を、上
記ＲＯＭに格納されていないアドレスを保持する１つま
たは複数のレジスタと、これら複数レジスタと、マイク
ロ命令アドレスを同時に比較し、少なくとも１つ一致す
るものがあることを検出する手段とにより構成すること
を特徴とする情報処理装置。 ６、アクセス頻度が高い複数のマイクロ命令を記憶する
第１の記憶手段と、 アクセス頻度が低い他の複数のマイクロ命令を記憶する
第２の記憶手段と、 アドレス入力により、上記第１の記憶手段をアクセスし
、該当するマイクロ命令を読み出す第１のアクセス手段
と、 上記第１の記憶手段に該当するマイクロ命令がない場合
には、上記アドレス入力により、上記第２の記憶手段を
アクセスし、該当するマイクロ命令を読み出す第２のア
クセス手段と、上記第１または第２のアクセス手段によ
つて読み出された該当するマイクロ命令により、予め定
められた演算処理を行う演算処理手段とを具備すること
を特徴とする情報処理装置。 ７、メモリと、メモリにアドレスを送出するアドレスバ
スと、メモリよりデータを受取るデータバスと、メモリ
より読出す命令のアドレスを保持するアドレスバスに接
続されたフェッチポインタと、メモリに読んだり、書い
たりするオペランドのアドレスを保持するアドレスバス
に接続されたレジスタと、メモリより読出した命令を格
納しておくデータバスに接続された命令バッファと、メ
モリに書くオペランド、あるいは、メモリより読んだオ
ペランドを保持するデータバスに接続されたレジスタと
、マイクロ命令のアドレスを保持するレジスタと、マイ
クロ命令を保持するレジスタと、前記マイクロ命令のア
ドレスを保持するレジスタとマイクロ命令を保持するレ
ジスタに接続されたマイクロ命令格納用ＲＯＭと、マイ
クロ命令の次アドレス命令を制御するフィールドをデコ
ードし、次マイクロ命令アドレスを生成し、そのアドレ
スを前記マイクロ命令のアドレスを保持するレジスタに
送出する次アドレス決定手段と、上記マイクロ命令によ
り制御される演算装置とよりなる情報処理装置において
、前記ＲＯＭにマイクロ命令の一部を格納し、他のマイ
クロ命令を前記メモリに格納し、上記マイクロ命令のア
ドレスより、上記ＲＯＭにマイクロ命令が格納されてい
ないことを検出する手段と、上記マイクロ命令のアドレ
スをメモリアドレスに変換する手段と、変換されたアド
レスを保持する前記メモリのアドレスバスに接続された
マイクロ命令カウンタと、ＲＯＭから読出されたマイク
ロ命令を抑制し、メモリから読出されたマイクロ命令を
前記データバスより前記マイクロ命令を保持するレジス
タにセットする手段を設けたことを特徴とする情報処理
装置。 ８、特許請求の範囲第７項において、上記ＲＯＭにマイ
クロ命令が格納されていないことを検出する手段を、前
記マイクロ命令のアドレスの上位の数ビットを見て検出
することにより実現することを特徴とする情報処理装置
。 ９、特許請求の範囲第７項において、上記ＲＯＭにマイ
クロ命令が格納されていないことを検出する手段を、上
記ＲＯＭに格納されていないアドレスを保持する１つま
たは複数のレジスタと、これらのレジスタとマイクロ命
令のアドレスを同時に比較し、少なくとも１つの一致す
るものがあることを検出する手段とにより構成すること
を特徴とする情報処理装置。 １０、特許請求の範囲第７項において、マイクロ命令の
アドレスをメモリアドレスに変換する手段を、上位ビッ
トをマイクロメモリ領域を示すベースレジスタに保持し
下位ビットをマイクロ命令のアドレスそのものとし、両
者を連結して生成することを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261870A JP2559382B2 (ja) | 1986-11-05 | 1986-11-05 | 情報処理装置 |
| US07/114,720 US5274829A (en) | 1986-11-05 | 1987-10-28 | Information processing apparatus having micro instructions stored both in on-chip ROM and off-chip memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261870A JP2559382B2 (ja) | 1986-11-05 | 1986-11-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63116236A true JPS63116236A (ja) | 1988-05-20 |
| JP2559382B2 JP2559382B2 (ja) | 1996-12-04 |
Family
ID=17367899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261870A Expired - Fee Related JP2559382B2 (ja) | 1986-11-05 | 1986-11-05 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274829A (ja) |
| JP (1) | JP2559382B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994012929A1 (en) * | 1992-11-23 | 1994-06-09 | Seiko Epson Corporation | A microcode cache system and method |
| JP2019114303A (ja) * | 2019-04-18 | 2019-07-11 | 株式会社エルイーテック | 制御チップ及びこれを用いた遊技機 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740349A (en) * | 1993-02-19 | 1998-04-14 | Intel Corporation | Method and apparatus for reliably storing defect information in flash disk memories |
| US5790874A (en) * | 1994-09-30 | 1998-08-04 | Kabushiki Kaisha Toshiba | Information processing apparatus for reducing power consumption by minimizing hamming distance between consecutive instruction |
| US5732255A (en) * | 1996-04-29 | 1998-03-24 | Atmel Corporation | Signal processing system with ROM storing instructions encoded for reducing power consumpton during reads and method for encoding such instructions |
| US6154834A (en) * | 1997-05-27 | 2000-11-28 | Intel Corporation | Detachable processor module containing external microcode expansion memory |
| US6081888A (en) * | 1997-08-21 | 2000-06-27 | Advanced Micro Devices Inc. | Adaptive microprocessor with dynamically reconfigurable microcode responsive to external signals to initiate microcode reloading |
| CN100354820C (zh) * | 1999-12-31 | 2007-12-12 | 英特尔公司 | 外部微代码 |
| US7103736B2 (en) * | 2003-08-11 | 2006-09-05 | Telairity Semiconductor, Inc. | System for repair of ROM programming errors or defects |
| US20070088939A1 (en) * | 2005-10-17 | 2007-04-19 | Dan Baumberger | Automatic and dynamic loading of instruction set architecture extensions |
| JP6548636B2 (ja) * | 2014-05-16 | 2019-07-24 | ソニーセミコンダクタソリューションズ株式会社 | 情報処理装置、情報処理方法、および電子機器 |
| CN106951374B (zh) * | 2016-01-06 | 2022-06-10 | 北京忆芯科技有限公司 | 用于检查块页地址的方法及其装置 |
Family Cites Families (17)
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|---|---|---|---|---|
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| US4025903A (en) * | 1973-09-10 | 1977-05-24 | Computer Automation, Inc. | Automatic modular memory address allocation system |
| US3972025A (en) * | 1974-09-04 | 1976-07-27 | Burroughs Corporation | Expanded memory paging for a programmable microprocessor |
| DE2638125A1 (de) * | 1975-09-04 | 1977-03-17 | Tokyo Shibaura Electric Co | Datenverarbeitungssystem |
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| US4422144A (en) * | 1981-06-01 | 1983-12-20 | International Business Machines Corp. | Microinstruction substitution mechanism in a control store |
| US4450524A (en) * | 1981-09-23 | 1984-05-22 | Rca Corporation | Single chip microcomputer with external decoder and memory and internal logic for disabling the ROM and relocating the RAM |
| US4713750A (en) * | 1983-03-31 | 1987-12-15 | Fairchild Camera & Instrument Corporation | Microprocessor with compact mapped programmable logic array |
| US4858111A (en) * | 1983-07-29 | 1989-08-15 | Hewlett-Packard Company | Write-back cache system using concurrent address transfers to setup requested address in main memory before dirty miss signal from cache |
| US4794524A (en) * | 1984-07-03 | 1988-12-27 | Zilog, Inc. | Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit |
| US4638423A (en) * | 1985-03-06 | 1987-01-20 | Motorola, Inc. | Emulating computer |
| JPS61269734A (ja) * | 1985-05-23 | 1986-11-29 | Hitachi Ltd | マイクロプログラム制御方式 |
| US4825356A (en) * | 1987-03-27 | 1989-04-25 | Tandem Computers Incorporated | Microcoded microprocessor with shared ram |
-
1986
- 1986-11-05 JP JP61261870A patent/JP2559382B2/ja not_active Expired - Fee Related
-
1987
- 1987-10-28 US US07/114,720 patent/US5274829A/en not_active Expired - Fee Related
Cited By (2)
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| JP2019114303A (ja) * | 2019-04-18 | 2019-07-11 | 株式会社エルイーテック | 制御チップ及びこれを用いた遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274829A (en) | 1993-12-28 |
| JP2559382B2 (ja) | 1996-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |