JPH0831597B2 - 絶縁ゲート電界効果形半導体装置の製造方法 - Google Patents
絶縁ゲート電界効果形半導体装置の製造方法Info
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- JPH0831597B2 JPH0831597B2 JP12723785A JP12723785A JPH0831597B2 JP H0831597 B2 JPH0831597 B2 JP H0831597B2 JP 12723785 A JP12723785 A JP 12723785A JP 12723785 A JP12723785 A JP 12723785A JP H0831597 B2 JPH0831597 B2 JP H0831597B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度に集積し得るMOS型等絶縁ゲート電
界効果形半導体装置の製造方法に関するものである。
界効果形半導体装置の製造方法に関するものである。
第３図は従来のMOS型半導体装置を示すもので、
（ａ）は従来方法によりLOCOS構造を形成した断面図で
あり、１は基板、２はLOCOSで選択酸化された非能動
（フイールド）領域上の例えば3000〜10000Åの厚い酸
化膜、３は基板１と反対型の不純物を1020〜1021/cm3ド
ープされた第１ポリシリコン層である。このポリシリコ
ン層はソース・ドレインの拡散源となりかつ、ゲート領
域下には拡散されることを防ぐため、例えば図示のよう
に基板１に接触しない上層のＡと、基板１に接触する下
層のＢとに分け、上層のみに不純物をドープしておく。
なお、上層Ａの不純物のドープはインプラで行ない、そ
の層厚はポリシリコン層３を3000Åとした場合、上層Ａ
は1000Å以内、ドープする不純物はAs,Pであるが拡散係
数の遅いAsが有利である。
（ａ）は従来方法によりLOCOS構造を形成した断面図で
あり、１は基板、２はLOCOSで選択酸化された非能動
（フイールド）領域上の例えば3000〜10000Åの厚い酸
化膜、３は基板１と反対型の不純物を1020〜1021/cm3ド
ープされた第１ポリシリコン層である。このポリシリコ
ン層はソース・ドレインの拡散源となりかつ、ゲート領
域下には拡散されることを防ぐため、例えば図示のよう
に基板１に接触しない上層のＡと、基板１に接触する下
層のＢとに分け、上層のみに不純物をドープしておく。
なお、上層Ａの不純物のドープはインプラで行ない、そ
の層厚はポリシリコン層３を3000Åとした場合、上層Ａ
は1000Å以内、ドープする不純物はAs,Pであるが拡散係
数の遅いAsが有利である。
第３図（ｂ）はソース・ドレインとなる領域を含んで
フイールドSiO2上に延在する形でパターン形成された基
板１と反対型の不純物をドープしたソース・ドレイン電
極4,5を拡散源として例えば900〜1000℃で10〜60分熱処
理によりソース・ドレイン拡散層6,7を形成し、その後
全面に酸化膜8,9を形成したものである。ここで、８は
第１ポリシリコン層が除去されたゲート領域上に形成さ
れる例えば100〜500Åのゲート酸化膜であり、９は不純
物をドープしたソース・ドレイン電極4,5上に形成され
る酸化膜で、熱酸化で形成する場合第１ポリシリコン層
中の1020〜1021/cm3の不純物ドープ量，酸化温度800〜1
000℃，ドライおよびウエツト雰囲気により酸化膜８と
９の膜厚比 ぐらいまで取り得る。その後、導電性を有するゲート電
極材10を酸化膜8,9全面に被着し、ホトレジスト11を電
極材10上に塗布する。電極材10は第２ポリシリコン，リ
フラクトリメタル，シリサイドまたはポリサイドであつ
てよい。かくしてゲートとなる領域12以外のホトレジス
トを通常の露光現像により除去し（第３図（ｄ））、そ
の後、領域12をマスク材としてゲート電極材10をパター
ンニングしてゲート電極13を形成し、領域12を除去する
（第３図（ｅ））。その後は通常の製造方法により絶縁
膜を施こし、接触孔，メタル配線，パツシベーシヨンを
得て完成する。
フイールドSiO2上に延在する形でパターン形成された基
板１と反対型の不純物をドープしたソース・ドレイン電
極4,5を拡散源として例えば900〜1000℃で10〜60分熱処
理によりソース・ドレイン拡散層6,7を形成し、その後
全面に酸化膜8,9を形成したものである。ここで、８は
第１ポリシリコン層が除去されたゲート領域上に形成さ
れる例えば100〜500Åのゲート酸化膜であり、９は不純
物をドープしたソース・ドレイン電極4,5上に形成され
る酸化膜で、熱酸化で形成する場合第１ポリシリコン層
中の1020〜1021/cm3の不純物ドープ量，酸化温度800〜1
000℃，ドライおよびウエツト雰囲気により酸化膜８と
９の膜厚比 ぐらいまで取り得る。その後、導電性を有するゲート電
極材10を酸化膜8,9全面に被着し、ホトレジスト11を電
極材10上に塗布する。電極材10は第２ポリシリコン，リ
フラクトリメタル，シリサイドまたはポリサイドであつ
てよい。かくしてゲートとなる領域12以外のホトレジス
トを通常の露光現像により除去し（第３図（ｄ））、そ
の後、領域12をマスク材としてゲート電極材10をパター
ンニングしてゲート電極13を形成し、領域12を除去する
（第３図（ｅ））。その後は通常の製造方法により絶縁
膜を施こし、接触孔，メタル配線，パツシベーシヨンを
得て完成する。
しかしながら上記の製造方法ではゲート電極13がソー
ス・ドレイン電極4,5と位置合わせの余裕が必要であ
り、（ｅ）図に示すようにソース・ドレインとのオーバ
ラツプが生ずる。このためソース・ドレインとのオーバ
ラツプ容量ができてMOS素子の性能を劣化させると共
に、オーバラツプ部で不必要な表面段差が生ずる問題が
あつた。
ス・ドレイン電極4,5と位置合わせの余裕が必要であ
り、（ｅ）図に示すようにソース・ドレインとのオーバ
ラツプが生ずる。このためソース・ドレインとのオーバ
ラツプ容量ができてMOS素子の性能を劣化させると共
に、オーバラツプ部で不必要な表面段差が生ずる問題が
あつた。
この発明は、以上述べたようにゲート電極とソース・
ドレイン電極とのオーバラツプを解消し、オーバラツプ
容量，オーバラツプによる表面段差を除去し、高密度で
高性能のMOS半導体装置を製造することのできる絶縁ゲ
ート電界効果形半導体装置の製造方法を提供するもので
ある。
ドレイン電極とのオーバラツプを解消し、オーバラツプ
容量，オーバラツプによる表面段差を除去し、高密度で
高性能のMOS半導体装置を製造することのできる絶縁ゲ
ート電界効果形半導体装置の製造方法を提供するもので
ある。
この発明は上記問題点を解決するために、ゲート形成
領域となる凹部を有する素子形成領域の全面に導電性の
あるポリシリコンまたはシリサイドからなるゲート電極
材を被着する工程と、ゲート電極材全面に窒化膜を形成
する工程と、窒化膜上にレジスト膜を塗布する工程と、
素子形成領域上をエッチングによりエッチバックし、ゲ
ート形成領域における、ゲート電極の接触孔となるべき
領域上に窒化膜を残留する工程と、残留した窒化膜をマ
スクとして全面酸化する工程と、残留した窒化膜を除去
することにより、ゲート電極の接触孔を形成するもので
す。
領域となる凹部を有する素子形成領域の全面に導電性の
あるポリシリコンまたはシリサイドからなるゲート電極
材を被着する工程と、ゲート電極材全面に窒化膜を形成
する工程と、窒化膜上にレジスト膜を塗布する工程と、
素子形成領域上をエッチングによりエッチバックし、ゲ
ート形成領域における、ゲート電極の接触孔となるべき
領域上に窒化膜を残留する工程と、残留した窒化膜をマ
スクとして全面酸化する工程と、残留した窒化膜を除去
することにより、ゲート電極の接触孔を形成するもので
す。
本発明によれば、ゲート電極材，窒化膜，レジスト膜
が形成された素子形成領域上をエッチングによりエッチ
バックすることにより、ゲート形成領域となる凹部に窒
化膜を残留することができるので、この残留した窒化膜
をマスクとした全面酸化、窒化膜の除去を行うことで、
自己整合的にゲート電極の接触孔を形成することができ
る。
が形成された素子形成領域上をエッチングによりエッチ
バックすることにより、ゲート形成領域となる凹部に窒
化膜を残留することができるので、この残留した窒化膜
をマスクとした全面酸化、窒化膜の除去を行うことで、
自己整合的にゲート電極の接触孔を形成することができ
る。
以下この発明の参考例を第１図（ａ）〜（ｆ）につい
て説明する。この発明では先に従来の半導体製造方法で
説明した第３図（ｂ）までは同一工程であり、第１図
（ａ）から従来の製造工程と異なる。すなわち第１図
（ａ）において、まず比較的粘度の低い（15cp以下）ホ
トレジストを高速（3000rpm以上）で回転塗布すること
により酸化膜8,9上のゲート電極材10表面にホトレジス
ト層14が形成される。その後、ホトレジスト層14の全面
を反応性イオンエツチング法によりホトレジスト層14よ
りゲート電極材10のエツチングレートが同じか速い条件
で全面エツチングして電極材表面が出はじめ、最も低い
ゲート領域の電極材表面上のみにホトレジスト15が残る
（第１図（ｂ））。さらにエツチングを続けてゲート領
域上以外の電極材が除去された電極材16が形成される
（第１図（ｃ））。
て説明する。この発明では先に従来の半導体製造方法で
説明した第３図（ｂ）までは同一工程であり、第１図
（ａ）から従来の製造工程と異なる。すなわち第１図
（ａ）において、まず比較的粘度の低い（15cp以下）ホ
トレジストを高速（3000rpm以上）で回転塗布すること
により酸化膜8,9上のゲート電極材10表面にホトレジス
ト層14が形成される。その後、ホトレジスト層14の全面
を反応性イオンエツチング法によりホトレジスト層14よ
りゲート電極材10のエツチングレートが同じか速い条件
で全面エツチングして電極材表面が出はじめ、最も低い
ゲート領域の電極材表面上のみにホトレジスト15が残る
（第１図（ｂ））。さらにエツチングを続けてゲート領
域上以外の電極材が除去された電極材16が形成される
（第１図（ｃ））。
このようにして酸化膜8,9で囲まれたゲート領域上に
ゲート電極材16を自己整合的に埋込むことでオーバラツ
プのない構造が製作できる。その後は通常の方法により
中間絶縁膜17を全面に被覆し、ゲート，ソース，ドレイ
ン電極からの接触孔18,19,20を開孔する（第１図
（ｄ））。そして上記のゲート，ソース，ドレイン電極
上にメタル配線層21を形成し、全面にパツシベーシヨン
絶縁膜22を形成する（第１図（ｅ））。
ゲート電極材16を自己整合的に埋込むことでオーバラツ
プのない構造が製作できる。その後は通常の方法により
中間絶縁膜17を全面に被覆し、ゲート，ソース，ドレイ
ン電極からの接触孔18,19,20を開孔する（第１図
（ｄ））。そして上記のゲート，ソース，ドレイン電極
上にメタル配線層21を形成し、全面にパツシベーシヨン
絶縁膜22を形成する（第１図（ｅ））。
第２図は本発明の実施例で、上記の参考例と同様に第
１図（ｃ）の工程から異なる。すなわち、まず上記参考
例に対し導電性を有するポリシリコンまたはメタルシリ
サイドからなる電極材10上に比較的薄い（100〜1000
Å）窒化膜23を全面に被着し、その上に第１図（ａ）と
同様にホトレジスト14を形成する（第２図（ａ））。そ
の後第１図（ｂ）と同様に部分的にホトレジスト15を残
し（第２図（ｂ））、ゲート領域上以外の電極材10およ
び窒化膜23をエツチツグで除去する（第２図（ｃ））。
一般にエツチングに用いるフツ化炭素系のガスによるド
ライエツチングはポリシリコンと窒化膜のエツチングレ
ートが略同じため（ｃ）のように部分的に窒化膜23を残
すことができる。この点がこの実施例の特徴となる。そ
の後、全面をゲート領域上のゲート電極材10の窒化膜23
に覆われていない部分が膜厚方向に全部酸化されない条
件で酸化する。これは領域上でのゲート電極材10の窒化
膜23をマスクとした選択酸化であり、ゲート電極材の部
分的選択酸化部24が形成される。また、ソース・ドレイ
ン電極4,5上もさらに酸化が加わり酸化膜９よりも厚い
膜25となる（第２図（ｄ））。かくして、窒化膜23をフ
ツ化炭素系ガスによるドライエツチングまたは熱リン酸
により除去し、ゲート電極材10の接触孔26が露出する。
その後は通常の工程によりソース・ドレイン電極取出孔
19,20を開孔し、メタル配線21を形成し、バツシベーシ
ヨン22を形成する（第２図（ｅ））。このようにこの実
施例ではゲート電極材を選択酸化してゲート電極接触孔
26を自己整合的に形成することができ、微細素子構造に
対し有効な手段となる。
１図（ｃ）の工程から異なる。すなわち、まず上記参考
例に対し導電性を有するポリシリコンまたはメタルシリ
サイドからなる電極材10上に比較的薄い（100〜1000
Å）窒化膜23を全面に被着し、その上に第１図（ａ）と
同様にホトレジスト14を形成する（第２図（ａ））。そ
の後第１図（ｂ）と同様に部分的にホトレジスト15を残
し（第２図（ｂ））、ゲート領域上以外の電極材10およ
び窒化膜23をエツチツグで除去する（第２図（ｃ））。
一般にエツチングに用いるフツ化炭素系のガスによるド
ライエツチングはポリシリコンと窒化膜のエツチングレ
ートが略同じため（ｃ）のように部分的に窒化膜23を残
すことができる。この点がこの実施例の特徴となる。そ
の後、全面をゲート領域上のゲート電極材10の窒化膜23
に覆われていない部分が膜厚方向に全部酸化されない条
件で酸化する。これは領域上でのゲート電極材10の窒化
膜23をマスクとした選択酸化であり、ゲート電極材の部
分的選択酸化部24が形成される。また、ソース・ドレイ
ン電極4,5上もさらに酸化が加わり酸化膜９よりも厚い
膜25となる（第２図（ｄ））。かくして、窒化膜23をフ
ツ化炭素系ガスによるドライエツチングまたは熱リン酸
により除去し、ゲート電極材10の接触孔26が露出する。
その後は通常の工程によりソース・ドレイン電極取出孔
19,20を開孔し、メタル配線21を形成し、バツシベーシ
ヨン22を形成する（第２図（ｅ））。このようにこの実
施例ではゲート電極材を選択酸化してゲート電極接触孔
26を自己整合的に形成することができ、微細素子構造に
対し有効な手段となる。
以上詳細に説明したように本発明によれば、ゲート電
極をソース・ドレイン電極となるポリシリコンおよび酸
化膜で囲まれた領域内に残留させ埋込まれるようにした
ので、ゲート電極とソース・ドレイン電極のオーバラツ
プを解消し、オーバラツプ容量およびオーバラツプ段差
をなくすことができる。またゲート電極材を導電性のポ
リシリコンまたはシリサイドとすることで、ゲート電極
上の接触孔を自己整合的に形成できる。これによつて高
性能でかつ高密度化の半導体装置が得られる。さらに本
発明ではMOS型半導体素子に限らずLSI,VLSI全般に広く
適用可能である。
極をソース・ドレイン電極となるポリシリコンおよび酸
化膜で囲まれた領域内に残留させ埋込まれるようにした
ので、ゲート電極とソース・ドレイン電極のオーバラツ
プを解消し、オーバラツプ容量およびオーバラツプ段差
をなくすことができる。またゲート電極材を導電性のポ
リシリコンまたはシリサイドとすることで、ゲート電極
上の接触孔を自己整合的に形成できる。これによつて高
性能でかつ高密度化の半導体装置が得られる。さらに本
発明ではMOS型半導体素子に限らずLSI,VLSI全般に広く
適用可能である。
第１図（ａ）〜（ｅ）はこの発明の参考例の製造工程を
示す工程図、第２図（ａ）〜（ｅ）はこの発明の実施例
を示す製造工程図、第３図（ａ）〜（ｅ）は従来の半導
体製造工程図である。 １……基板、２……フイールド酸化膜、4,5……ソース
・ドレイン電極、6,7……ソース・ドレイン拡散層、8,9
……酸化膜、10……ゲート電極材、14,15……ホトレジ
スト、16……ゲート電極材、23……窒化膜、24,25……
酸化膜、26……接触孔。
示す工程図、第２図（ａ）〜（ｅ）はこの発明の実施例
を示す製造工程図、第３図（ａ）〜（ｅ）は従来の半導
体製造工程図である。 １……基板、２……フイールド酸化膜、4,5……ソース
・ドレイン電極、6,7……ソース・ドレイン拡散層、8,9
……酸化膜、10……ゲート電極材、14,15……ホトレジ
スト、16……ゲート電極材、23……窒化膜、24,25……
酸化膜、26……接触孔。
Claims (1)
- 【請求項１】ゲート形成領域となる凹部を有する素子形
成領域の全面に導電性のあるポリシリコンまたはシリサ
イドからなるゲート電極材を被着する工程と、 前記ゲート電極材全面に窒化膜を形成する工程と、 前記窒化膜上にレジスト膜を塗布する工程と、 前記素子形成領域上をエッチングによりエッチバック
し、前記ゲート形成領域における、ゲート電極の接触孔
となるべき領域上に前記窒化膜を残留する工程と、 残留した前記窒化膜をマスクとして全面酸化する工程
と、 残留した前記窒化膜を除去することにより、ゲート電極
の接触孔を形成することを特徴とする絶縁ゲート電界効
果形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12723785A JPH0831597B2 (ja) | 1985-06-13 | 1985-06-13 | 絶縁ゲート電界効果形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12723785A JPH0831597B2 (ja) | 1985-06-13 | 1985-06-13 | 絶縁ゲート電界効果形半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61287171A JPS61287171A (ja) | 1986-12-17 |
| JPH0831597B2 true JPH0831597B2 (ja) | 1996-03-27 |
Family
ID=14955103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12723785A Expired - Lifetime JPH0831597B2 (ja) | 1985-06-13 | 1985-06-13 | 絶縁ゲート電界効果形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831597B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289323A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JP2968078B2 (ja) * | 1991-04-09 | 1999-10-25 | 沖電気工業株式会社 | Ｍｏｓトランジスタの製造方法 |
-
1985
- 1985-06-13 JP JP12723785A patent/JPH0831597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61287171A (ja) | 1986-12-17 |
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