JPH08316418A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08316418A JPH08316418A JP7118460A JP11846095A JPH08316418A JP H08316418 A JPH08316418 A JP H08316418A JP 7118460 A JP7118460 A JP 7118460A JP 11846095 A JP11846095 A JP 11846095A JP H08316418 A JPH08316418 A JP H08316418A
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- gate
- source
- mosfet
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Abstract
(57)【要約】
【構成】 電源系を異にする回路からの信号を受ける内
部論理回路を構成するＭＯＳＦＥＴのゲート端子と電源
電圧端子もしくはソース端子との間に保護用の素子（Ｍ
ＯＳＦＥＴもしくはダイオード）を設け、ゲート電極に
過大な電圧が印加されるのを回避するようにしたもので
ある。 【効果】 電源端子に静電パルスが印加されて内部回路
を構成するＭＯＳＦＥＴのゲートとソース間に過大な電
位差が生じたときに保護用素子を通して電流が流れて、
その内部回路を構成するＭＯＳＦＥＴのゲート・ソース
間もしくはゲート・ドレイン間に過大な電圧が印加され
るのを回避してゲート絶縁膜の破壊を防止することがで
きる。
部論理回路を構成するＭＯＳＦＥＴのゲート端子と電源
電圧端子もしくはソース端子との間に保護用の素子（Ｍ
ＯＳＦＥＴもしくはダイオード）を設け、ゲート電極に
過大な電圧が印加されるのを回避するようにしたもので
ある。 【効果】 電源端子に静電パルスが印加されて内部回路
を構成するＭＯＳＦＥＴのゲートとソース間に過大な電
位差が生じたときに保護用素子を通して電流が流れて、
その内部回路を構成するＭＯＳＦＥＴのゲート・ソース
間もしくはゲート・ドレイン間に過大な電圧が印加され
るのを回避してゲート絶縁膜の破壊を防止することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはＭＯＳＦＥＴの静電破壊防止技術に関し、特に複
数の電源系を有するＭＯＳ集積回路におけるＭＯＳＦＥ
Ｔのゲート絶縁破壊の防止に利用して有効な技術に関す
る。
らにはＭＯＳＦＥＴの静電破壊防止技術に関し、特に複
数の電源系を有するＭＯＳ集積回路におけるＭＯＳＦＥ
Ｔのゲート絶縁破壊の防止に利用して有効な技術に関す
る。
【０００２】
【従来の技術】従来、ＭＯＳ集積回路においては、外部
端子に印加された高電圧から入力回路を構成するＭＯＳ
ＦＥＴの静電破壊を防止するため、入力ピンと入力回路
（入力バッファ）との間に抵抗とダイオードとからなる
ような入力保護回路を設ける技術が知られている。かか
る入力保護回路は、入力ピンに電源電圧Ｖｃｃよりも高
いサージ電圧が印加されたり接地電位よりも低いサージ
電圧が印加されたときにダイオードを通して電流を流す
ことにより、入力回路を構成するＭＯＳＦＥＴのゲート
・ソース間もしくはゲート・ドレイン間に過大な電圧が
印加されないようにしたものである。また、ＭＯＳ集積
回路において内部回路を構成するＭＯＳＦＥＴのゲート
絶縁破壊を防止するようにした発明も提案されている
（例えば特願平６−４５７７５号）。
端子に印加された高電圧から入力回路を構成するＭＯＳ
ＦＥＴの静電破壊を防止するため、入力ピンと入力回路
（入力バッファ）との間に抵抗とダイオードとからなる
ような入力保護回路を設ける技術が知られている。かか
る入力保護回路は、入力ピンに電源電圧Ｖｃｃよりも高
いサージ電圧が印加されたり接地電位よりも低いサージ
電圧が印加されたときにダイオードを通して電流を流す
ことにより、入力回路を構成するＭＯＳＦＥＴのゲート
・ソース間もしくはゲート・ドレイン間に過大な電圧が
印加されないようにしたものである。また、ＭＯＳ集積
回路において内部回路を構成するＭＯＳＦＥＴのゲート
絶縁破壊を防止するようにした発明も提案されている
（例えば特願平６−４５７７５号）。
【０００３】
【発明が解決しようとする課題】従来、半導体メモリに
おいては電源ノイズによる影響を防止するため、図３に
示すように、メモリアレイ１１に対する電源ラインＶｃ
ｃ１，Ｖｓｓ１と、制御回路やデコーダ等の周辺回路１
２に対する電源ラインＶｃｃ２，Ｖｓｓ２と、出力回路
１３に対する電源ラインＶｃｃ３，Ｖｓｓ３とを分離す
る方式がある。かかる電源分離方式を採用したＭＯＳ集
積回路においては、電源端子Ｔに高電圧の静電パルスが
印加されたときに内部回路を構成するＭＯＳＦＥＴのゲ
ート絶縁膜が破壊されることがあるという問題点がある
ことが分かった。
おいては電源ノイズによる影響を防止するため、図３に
示すように、メモリアレイ１１に対する電源ラインＶｃ
ｃ１，Ｖｓｓ１と、制御回路やデコーダ等の周辺回路１
２に対する電源ラインＶｃｃ２，Ｖｓｓ２と、出力回路
１３に対する電源ラインＶｃｃ３，Ｖｓｓ３とを分離す
る方式がある。かかる電源分離方式を採用したＭＯＳ集
積回路においては、電源端子Ｔに高電圧の静電パルスが
印加されたときに内部回路を構成するＭＯＳＦＥＴのゲ
ート絶縁膜が破壊されることがあるという問題点がある
ことが分かった。
【０００４】本発明者等は、上記ゲート絶縁破壊のメカ
ニズムについて考察を行なった。以下、その考察結果に
ついて説明する。図４に示すように、１つの電源端子Ｔ
から複数の電源ラインＬ１，Ｌ２‥‥を介して内部回路
の各部に電源電圧Ｖｃｃを供給するように構成された複
数の電源系を持つＭＯＳ集積回路において、電源端子Ｔ
に高電圧静電パルスＰが印加されると、それぞれの電源
ラインＬ１，Ｌ２で電流のリーク量や寄生容量、インダ
クタンスが異なる（電源ラインからのリークは電源ライ
ンが接続されているＭＯＳＦＥＴのソースと基板との間
等で生じる）ため、各電源ラインＬ１，Ｌ２にのる静電
ノイズの大きさが異なる。
ニズムについて考察を行なった。以下、その考察結果に
ついて説明する。図４に示すように、１つの電源端子Ｔ
から複数の電源ラインＬ１，Ｌ２‥‥を介して内部回路
の各部に電源電圧Ｖｃｃを供給するように構成された複
数の電源系を持つＭＯＳ集積回路において、電源端子Ｔ
に高電圧静電パルスＰが印加されると、それぞれの電源
ラインＬ１，Ｌ２で電流のリーク量や寄生容量、インダ
クタンスが異なる（電源ラインからのリークは電源ライ
ンが接続されているＭＯＳＦＥＴのソースと基板との間
等で生じる）ため、各電源ラインＬ１，Ｌ２にのる静電
ノイズの大きさが異なる。
【０００５】例えば電源ラインＬ１から電源電圧の供給
を受けかつ異なる電源ラインＬ２から電源電圧の供給を
受けている回路Ｇ１からの信号が入力されているＧ２の
ような回路に着目すると、この回路Ｇ２では電源ライン
Ｌ１の静電ノイズＰ１の影響でその基体（ウェルもしく
は基板）の電位が、図５の符号ｂのように変動する。一
方、回路Ｇ１では電源ラインＬ２の静電ノイズＰ２の影
響でその基体の電位が変動し、回路Ｇ２へ出力される信
号の電位Ｖａも図５の符号ａのように変動する。その結
果、回路Ｇ２を構成するＭＯＳＦＥＴ Ｑ２１，Ｑ２２
のゲートとソース，ドレイン間に、図５に矢印で示すよ
うな大きな電位差が生じ、これによってゲート絶縁膜が
破壊されてしまう。電源端子へ静電パルスが印加された
ときに電源ラインを異にする回路からの信号によってゲ
ート・ソース間で電位差が生じゲート絶縁破壊が起こる
理由は、図６の断面図を参照することにより容易に理解
されるであろう。
を受けかつ異なる電源ラインＬ２から電源電圧の供給を
受けている回路Ｇ１からの信号が入力されているＧ２の
ような回路に着目すると、この回路Ｇ２では電源ライン
Ｌ１の静電ノイズＰ１の影響でその基体（ウェルもしく
は基板）の電位が、図５の符号ｂのように変動する。一
方、回路Ｇ１では電源ラインＬ２の静電ノイズＰ２の影
響でその基体の電位が変動し、回路Ｇ２へ出力される信
号の電位Ｖａも図５の符号ａのように変動する。その結
果、回路Ｇ２を構成するＭＯＳＦＥＴ Ｑ２１，Ｑ２２
のゲートとソース，ドレイン間に、図５に矢印で示すよ
うな大きな電位差が生じ、これによってゲート絶縁膜が
破壊されてしまう。電源端子へ静電パルスが印加された
ときに電源ラインを異にする回路からの信号によってゲ
ート・ソース間で電位差が生じゲート絶縁破壊が起こる
理由は、図６の断面図を参照することにより容易に理解
されるであろう。
【０００６】図６は、図４における２つのＣＭＯＳイン
バータ回路Ｇ１，Ｇ２を構成する２つのＰチャネルＭＯ
ＳＦＥＴ Ｑ１１，Ｑ２１と２つのＮチャネルＭＯＳＦ
ＥＴＱ１２，Ｑ２２を示したものである。前段のインバ
ータのＰチャネルＭＯＳＦＥＴ Ｑ１１のウェル２１お
よびソース領域２２には電源ラインＬ２から電源電圧Ｖ
ｃｃ２が印加され、後段インバータののＰチャネルＭＯ
ＳＦＥＴ Ｑ２１のウェル３１およびソース領域３２に
は電源ラインＬ１から電源電圧Ｖｃｃ１が印加されてい
る。ここで、電源ラインＬ２に図示のような静電ノイズ
Ｐ２がのると、Ｐ−ＭＯＳ Ｑ１１のウェル２１の電位
が下がり、これがドレイン領域２３および信号ラインｌ
１を通してＱ２１，Ｑ２２のゲート電極３６，３７に伝
わる。
バータ回路Ｇ１，Ｇ２を構成する２つのＰチャネルＭＯ
ＳＦＥＴ Ｑ１１，Ｑ２１と２つのＮチャネルＭＯＳＦ
ＥＴＱ１２，Ｑ２２を示したものである。前段のインバ
ータのＰチャネルＭＯＳＦＥＴ Ｑ１１のウェル２１お
よびソース領域２２には電源ラインＬ２から電源電圧Ｖ
ｃｃ２が印加され、後段インバータののＰチャネルＭＯ
ＳＦＥＴ Ｑ２１のウェル３１およびソース領域３２に
は電源ラインＬ１から電源電圧Ｖｃｃ１が印加されてい
る。ここで、電源ラインＬ２に図示のような静電ノイズ
Ｐ２がのると、Ｐ−ＭＯＳ Ｑ１１のウェル２１の電位
が下がり、これがドレイン領域２３および信号ラインｌ
１を通してＱ２１，Ｑ２２のゲート電極３６，３７に伝
わる。
【０００７】一方、電源ラインＬ１に図示のような静電
ノイズＰ１がのると、Ｐ−ＭＯＳＱ２１のウェル３１お
よびソース領域３２の電位が同様に下がり、さらにドレ
イン領域３３とＮ−ＭＯＳ Ｑ２２のドレイン領域３４
の電位も下がる。そのため、ゲート電極３６，３７とソ
ース，ドレイン領域３２，３３，３４との間に、図５に
示されているような電位差が生じ、ＭＯＳＦＥＴ Ｑ２
１，Ｑ２２にゲート絶縁破壊が起きる。
ノイズＰ１がのると、Ｐ−ＭＯＳＱ２１のウェル３１お
よびソース領域３２の電位が同様に下がり、さらにドレ
イン領域３３とＮ−ＭＯＳ Ｑ２２のドレイン領域３４
の電位も下がる。そのため、ゲート電極３６，３７とソ
ース，ドレイン領域３２，３３，３４との間に、図５に
示されているような電位差が生じ、ＭＯＳＦＥＴ Ｑ２
１，Ｑ２２にゲート絶縁破壊が起きる。
【０００８】なお、前述した電源ラインのリークは、例
えば図６のＰ−ＭＯＳ Ｑ１１のウェル２１およびソー
ス領域２２に印加されている電源電圧Ｖｃｃ２に静電ノ
イズが入ったときに基板２０からウェル２１に向かって
電流が流れることによって生じる。従って、各電源ライ
ンに接続されているＭＯＳＦＥＴの数等によってリーク
量が異なることとなる。
えば図６のＰ−ＭＯＳ Ｑ１１のウェル２１およびソー
ス領域２２に印加されている電源電圧Ｖｃｃ２に静電ノ
イズが入ったときに基板２０からウェル２１に向かって
電流が流れることによって生じる。従って、各電源ライ
ンに接続されているＭＯＳＦＥＴの数等によってリーク
量が異なることとなる。
【０００９】この発明は、上記のような考察に基づいて
なされたもので、その目的とするところは、ＭＯＳ集積
回路において、電源系を異にする内部論理回路を構成す
るＭＯＳＦＥＴのゲート絶縁破壊を有効に防止できるよ
うな技術を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
なされたもので、その目的とするところは、ＭＯＳ集積
回路において、電源系を異にする内部論理回路を構成す
るＭＯＳＦＥＴのゲート絶縁破壊を有効に防止できるよ
うな技術を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、電源系を異にする回路からの信
号を受ける内部論理回路を構成するＭＯＳＦＥＴのゲー
ト端子と電源電圧端子もしくはソース端子との間に保護
用の素子（ＭＯＳＦＥＴもしくはダイオード）を設け、
ゲート電極に過大な電圧が印加されるのを回避するよう
にしたものである。また、望ましくは、上記保護用素子
として、ゲート電極とソース電極間距離が大きく設定さ
れた高耐圧構造のＭＯＳＦＥＴを用いる。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、電源系を異にする回路からの信
号を受ける内部論理回路を構成するＭＯＳＦＥＴのゲー
ト端子と電源電圧端子もしくはソース端子との間に保護
用の素子（ＭＯＳＦＥＴもしくはダイオード）を設け、
ゲート電極に過大な電圧が印加されるのを回避するよう
にしたものである。また、望ましくは、上記保護用素子
として、ゲート電極とソース電極間距離が大きく設定さ
れた高耐圧構造のＭＯＳＦＥＴを用いる。
【００１１】
【作用】上記した手段によれば、電源端子に静電パルス
が印加されて内部回路を構成するＭＯＳＦＥＴのゲート
とソース間に過大な電位差が生じたときに保護用素子を
通して電流が流れて、その内部回路を構成するＭＯＳＦ
ＥＴのゲート・ソース間もしくはゲート・ドレイン間に
過大な電圧が印加されるのを回避してゲート絶縁膜の破
壊を防止することができる。また、保護用素子として、
ドレイン・ソース間距離が大きく設定された高耐圧構造
のＭＯＳＦＥＴを用いることにより、保護用素子自身の
破壊も防止することができる。
が印加されて内部回路を構成するＭＯＳＦＥＴのゲート
とソース間に過大な電位差が生じたときに保護用素子を
通して電流が流れて、その内部回路を構成するＭＯＳＦ
ＥＴのゲート・ソース間もしくはゲート・ドレイン間に
過大な電圧が印加されるのを回避してゲート絶縁膜の破
壊を防止することができる。また、保護用素子として、
ドレイン・ソース間距離が大きく設定された高耐圧構造
のＭＯＳＦＥＴを用いることにより、保護用素子自身の
破壊も防止することができる。
【００１２】
【実施例】図１は、本発明をＣＭＯＳ集積回路に適用し
た場合の一実施例の要部を示す。図１において、Ｔは単
結晶シリコンのような半導体チップ上に形成されたボン
ディングパッドからなるような電源端子である。特に制
限されないが、この発明では、同一の電源電圧Ｖｃｃに
対して２つの電源端子Ｔ１，Ｔ２が設けられ、それぞれ
の電源端子Ｔ１，Ｔ２からチップ内部に電源ラインＬ
１，Ｌ２が延設されている。電源端子Ｔ１，Ｔ２は、特
に制限されないが、この実施例では、ボンディングワイ
ヤによって共通の電源ピン（ＩＣのリード端子）に接続
される。また、図示しないが、この半導体チップには、
上記電源端子の他に接地端子や信号入力用の外部入力端
子、信号出力用の外部出力端子が設けられている。
た場合の一実施例の要部を示す。図１において、Ｔは単
結晶シリコンのような半導体チップ上に形成されたボン
ディングパッドからなるような電源端子である。特に制
限されないが、この発明では、同一の電源電圧Ｖｃｃに
対して２つの電源端子Ｔ１，Ｔ２が設けられ、それぞれ
の電源端子Ｔ１，Ｔ２からチップ内部に電源ラインＬ
１，Ｌ２が延設されている。電源端子Ｔ１，Ｔ２は、特
に制限されないが、この実施例では、ボンディングワイ
ヤによって共通の電源ピン（ＩＣのリード端子）に接続
される。また、図示しないが、この半導体チップには、
上記電源端子の他に接地端子や信号入力用の外部入力端
子、信号出力用の外部出力端子が設けられている。
【００１３】Ｇ０，Ｇ１は電源ラインＬ１から電源電圧
Ｖｃｃ１の供給を受けて動作するＣＭＯＳインバータ回
路、Ｇ２は電源ラインＬ２から電源電圧Ｖｃｃ２の供給
を受けて動作するＣＭＯＳインバータ回路で、このイン
バータ回路Ｇ２の入力端子には電源ラインを異にする上
記インバータ回路Ｇ１から出力される信号が入力されて
いる。なお、図１において各電源ラインＬ１，Ｌ２に接
続されているダイオードはＭＯＳＦＥＴのソースもしく
はドレインと半導体基体との間のＰＮ接合からなる寄生
ダイオード、容量は配線寄生容量である。
Ｖｃｃ１の供給を受けて動作するＣＭＯＳインバータ回
路、Ｇ２は電源ラインＬ２から電源電圧Ｖｃｃ２の供給
を受けて動作するＣＭＯＳインバータ回路で、このイン
バータ回路Ｇ２の入力端子には電源ラインを異にする上
記インバータ回路Ｇ１から出力される信号が入力されて
いる。なお、図１において各電源ラインＬ１，Ｌ２に接
続されているダイオードはＭＯＳＦＥＴのソースもしく
はドレインと半導体基体との間のＰＮ接合からなる寄生
ダイオード、容量は配線寄生容量である。
【００１４】この実施例では、インバータ回路Ｇ２を構
成するＭＯＳＦＥＴ Ｑ２１，Ｑ２２のゲートとソース
間に、それぞれ保護用素子としてのリーク用ＭＯＳＦＥ
ＴＱ２３，Ｑ２４が接続されている。このＭＯＳＦＥＴ
Ｑ２３，Ｑ２４はそのゲートとソースとが結合された
ダイオード接続形態とされており、電源端子Ｔ１または
Ｔ２に静電パルスＰが印加されて電源ラインＬ１にＰ１
のような静電ノイズが現れると、ＭＯＳＦＥＴ Ｑ２３
にリーク電流が流れてＭＯＳＦＥＴ Ｑ２１のゲートと
ソース間の電位差を小さくするように作用する。また、
電源ラインＬ２にＰ２のような静電ノイズが現れてイン
バータ回路Ｇ１の出力信号にＰ３で示すようなノイズが
現れると、ＭＯＳＦＥＴ Ｑ２４にリーク電流が流れて
ＭＯＳＦＥＴ Ｑ２２のゲートとソース間の電位差を小
さくするように作用する。これによって、ＭＯＳＦＥＴ
Ｑ２１，Ｑ２２のゲート絶縁破壊が防止される。
成するＭＯＳＦＥＴ Ｑ２１，Ｑ２２のゲートとソース
間に、それぞれ保護用素子としてのリーク用ＭＯＳＦＥ
ＴＱ２３，Ｑ２４が接続されている。このＭＯＳＦＥＴ
Ｑ２３，Ｑ２４はそのゲートとソースとが結合された
ダイオード接続形態とされており、電源端子Ｔ１または
Ｔ２に静電パルスＰが印加されて電源ラインＬ１にＰ１
のような静電ノイズが現れると、ＭＯＳＦＥＴ Ｑ２３
にリーク電流が流れてＭＯＳＦＥＴ Ｑ２１のゲートと
ソース間の電位差を小さくするように作用する。また、
電源ラインＬ２にＰ２のような静電ノイズが現れてイン
バータ回路Ｇ１の出力信号にＰ３で示すようなノイズが
現れると、ＭＯＳＦＥＴ Ｑ２４にリーク電流が流れて
ＭＯＳＦＥＴ Ｑ２２のゲートとソース間の電位差を小
さくするように作用する。これによって、ＭＯＳＦＥＴ
Ｑ２１，Ｑ２２のゲート絶縁破壊が防止される。
【００１５】図２には、上記リーク用ＭＯＳＦＥＴ Ｑ
２３，Ｑ２４として適用して好適な高耐圧ＭＯＳＦＥＴ
の構造の一例が示されている。このＭＯＳＦＥＴはゲー
ト電極４１とソース電極４２との間をインバータ回路Ｇ
１，Ｇ２等内部論理回路を構成するＭＯＳＦＥＴよりも
そのゲート電極とソース電極間距離が大きくなるように
形成したものである。このようにいわゆるゲートコンタ
クト余裕を大きくしたＭＯＳＦＥＴは通常のＭＯＳＦＥ
Ｔよりもゲート・ソース間の耐圧が高くなり、ゲートも
しくはソースに高電圧が入ってきた場合にゲート・ソー
ス間が短絡する等の事故が起きにくくされる。
２３，Ｑ２４として適用して好適な高耐圧ＭＯＳＦＥＴ
の構造の一例が示されている。このＭＯＳＦＥＴはゲー
ト電極４１とソース電極４２との間をインバータ回路Ｇ
１，Ｇ２等内部論理回路を構成するＭＯＳＦＥＴよりも
そのゲート電極とソース電極間距離が大きくなるように
形成したものである。このようにいわゆるゲートコンタ
クト余裕を大きくしたＭＯＳＦＥＴは通常のＭＯＳＦＥ
Ｔよりもゲート・ソース間の耐圧が高くなり、ゲートも
しくはソースに高電圧が入ってきた場合にゲート・ソー
ス間が短絡する等の事故が起きにくくされる。
【００１６】なお、上記ＭＯＳＦＥＴ Ｑ２３，Ｑ２４
の代わりにＰＮ接合からなるダイオードを接続するよう
にしても良い。また、上記実施例では、一例として内部
回路Ｇ０，Ｇ１，Ｇ２がＣＭＯＳインバータで構成され
ているものを示したが、上記内部回路はインバータに限
定されず、ＮＡＮＤゲートあるいはＮＯＲゲート等で構
成されている場合にも適用できる。
の代わりにＰＮ接合からなるダイオードを接続するよう
にしても良い。また、上記実施例では、一例として内部
回路Ｇ０，Ｇ１，Ｇ２がＣＭＯＳインバータで構成され
ているものを示したが、上記内部回路はインバータに限
定されず、ＮＡＮＤゲートあるいはＮＯＲゲート等で構
成されている場合にも適用できる。
【００１７】以上説明したように、上記実施例は、電源
系としての電源ラインを異にする回路からの信号を受け
る内部論理回路を構成するＭＯＳＦＥＴのゲート端子と
電源電圧端子もしくはソース端子との間に保護用のＭＯ
ＳＦＥＴを設け、ゲート電極に過大な電圧が印加される
のを回避するようにしたので、電源端子に静電パルスが
印加されて内部回路を構成するＭＯＳＦＥＴのゲートと
ソース間に過大な電位差が生じたときに保護用素子を通
して電流が流れて、その内部回路を構成するＭＯＳＦＥ
Ｔのゲート・ソース間もしくはゲート・ドレイン間に過
大な電圧が印加されるのを回避してゲート絶縁膜の破壊
を防止することができるという効果がある。また、保護
用素子として、ドレイン・ソース間距離が大きく設定さ
れた高耐圧構造のＭＯＳＦＥＴを用いることにより、保
護用素子自身の破壊も防止することができるという効果
がある。
系としての電源ラインを異にする回路からの信号を受け
る内部論理回路を構成するＭＯＳＦＥＴのゲート端子と
電源電圧端子もしくはソース端子との間に保護用のＭＯ
ＳＦＥＴを設け、ゲート電極に過大な電圧が印加される
のを回避するようにしたので、電源端子に静電パルスが
印加されて内部回路を構成するＭＯＳＦＥＴのゲートと
ソース間に過大な電位差が生じたときに保護用素子を通
して電流が流れて、その内部回路を構成するＭＯＳＦＥ
Ｔのゲート・ソース間もしくはゲート・ドレイン間に過
大な電圧が印加されるのを回避してゲート絶縁膜の破壊
を防止することができるという効果がある。また、保護
用素子として、ドレイン・ソース間距離が大きく設定さ
れた高耐圧構造のＭＯＳＦＥＴを用いることにより、保
護用素子自身の破壊も防止することができるという効果
がある。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、異なる電源ラインに接続された回路から信
号を受ける回路を構成するＭＯＳＦＥＴのゲート・ソー
ス間に保護用素子を接続するようにしたものについて説
明したが、同一の電源ラインに接続された回路間であっ
ても電源端子に近い側に接続された回路と遠い側に接続
された回路とでは静電ノイズの大きさが異なるので、そ
のような回路に保護用素子を設けるようにしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、異なる電源ラインに接続された回路から信
号を受ける回路を構成するＭＯＳＦＥＴのゲート・ソー
ス間に保護用素子を接続するようにしたものについて説
明したが、同一の電源ラインに接続された回路間であっ
ても電源端子に近い側に接続された回路と遠い側に接続
された回路とでは静電ノイズの大きさが異なるので、そ
のような回路に保護用素子を設けるようにしてもよい。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ集積回路に適用した場合について説明したが、この発
明はそれに限定されるものでなく、Ｎチャンネルもしく
はＰチャンネルＭＯＳＦＥＴのみからなる半導体集積回
路やＭＯＳＦＥＴとバイポーラトランジスタとからなる
いわゆるＢｉ−ＣＭＯＳ集積回路にも利用することがで
きる。
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ集積回路に適用した場合について説明したが、この発
明はそれに限定されるものでなく、Ｎチャンネルもしく
はＰチャンネルＭＯＳＦＥＴのみからなる半導体集積回
路やＭＯＳＦＥＴとバイポーラトランジスタとからなる
いわゆるＢｉ−ＣＭＯＳ集積回路にも利用することがで
きる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＭＯＳ集積回路において電
源系を異にする内部論理回路を構成するＭＯＳＦＥＴの
ゲート絶縁破壊を有効に防止することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、ＭＯＳ集積回路において電
源系を異にする内部論理回路を構成するＭＯＳＦＥＴの
ゲート絶縁破壊を有効に防止することができる。
【図１】本発明を適用したＣＭＯＳ集積回路の要部の一
実施例を示す回路図、
実施例を示す回路図、
【図２】ゲート保護用素子の一例としての高耐圧ＭＯＳ
ＦＥＴの構造の一例を示す断面図、
ＦＥＴの構造の一例を示す断面図、
【図３】本発明を適用して好適な複数電源系を有する集
積回路の一例としての半導体メモリの一例を示すブロッ
ク図、
積回路の一例としての半導体メモリの一例を示すブロッ
ク図、
【図４】本発明を適用しない複数電源系を有するＣＭＯ
Ｓ集積回路において電源端子に静電パルスが印加された
ときの内部回路への影響を示す回路図、
Ｓ集積回路において電源端子に静電パルスが印加された
ときの内部回路への影響を示す回路図、
【図５】静電パルスが印加されたときの内部論理回路を
構成するＭＯＳＦＥＴのゲート・ソース間の電位差を示
す図、
構成するＭＯＳＦＥＴのゲート・ソース間の電位差を示
す図、
【図６】電源端子へ静電パルスが印加されたときに電源
ラインを異にする回路からの信号によってＭＯＳＦＥＴ
のゲート絶縁破壊が起こるメカニズムを説明するための
断面図である。
ラインを異にする回路からの信号によってＭＯＳＦＥＴ
のゲート絶縁破壊が起こるメカニズムを説明するための
断面図である。
Ｇ１，Ｇ２ 内部論理回路 Ｑ２３，Ｑ２４ 保護用素子（ＭＯＳＦＥＴ） Ｌ１，Ｌ２ 電源ライン（Ｖｃｃライン）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242
Claims (4)
- 【請求項１】 複数の電源系を備えた半導体集積回路装
置において、電源系を異にする回路からの信号を受ける
内部回路を構成するＭＯＳＦＥＴのゲートと電源ライン
もしくはソースとの間に保護用素子を設けたことを特徴
とする半導体集積回路装置。 - 【請求項２】 上記保護用素子として、ゲート電極とソ
ース電極間距離が大きく設定された高耐圧構造のＭＯＳ
ＦＥＴを用いたことを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項３】 上記複数の電源系のそれぞれに対応して
電源端子が設けられていることを特徴とする請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 メモリアレイに対する電源ラインと、周
辺回路に対する電源ラインと、出力回路に対する電源ラ
インとが分離されている半導体記憶装置において、電源
ラインを異にする回路からの信号を受ける回路のＭＯＳ
ＦＥＴのゲートと電源ラインもしくはソースとの間に保
護用素子を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7118460A JPH08316418A (ja) | 1995-05-17 | 1995-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7118460A JPH08316418A (ja) | 1995-05-17 | 1995-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316418A true JPH08316418A (ja) | 1996-11-29 |
Family
ID=14737209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7118460A Pending JPH08316418A (ja) | 1995-05-17 | 1995-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307822B2 (en) | 2003-12-22 | 2007-12-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus |
-
1995
- 1995-05-17 JP JP7118460A patent/JPH08316418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307822B2 (en) | 2003-12-22 | 2007-12-11 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus |
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