JPH08317005A - 位相変調信号復調方式 - Google Patents
位相変調信号復調方式Info
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- JPH08317005A JPH08317005A JP7120103A JP12010395A JPH08317005A JP H08317005 A JPH08317005 A JP H08317005A JP 7120103 A JP7120103 A JP 7120103A JP 12010395 A JP12010395 A JP 12010395A JP H08317005 A JPH08317005 A JP H08317005A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2272—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 入力信号に混在するノイズ、および入力波形
の歪みに影響されない良好な特性を有する位相変調信号
復調方式を提供する。 【構成】 入力端子から入力されるＮ相の位相変調信号
に同期したキャリアのＮ倍の周波数をもつ基準クロック
を得るキャリア再生ＰＬＬ回路と、前記キャリア再生Ｐ
ＬＬ回路より得られた再生基準クロックを１／Ｎに分周
し、お互いの位相差が３６０゜／Ｎ刻みになっているＮ
種類のクロックを得るクロック生成回路と、前記クロッ
ク生成回路から得られたＮ種類のクロックと、入力端子
から入力したＮ相位相変調信号との排他論理和演算を行
う位相検波器と、前記位相検波器から出力されたＮ相位
相変調信号の位相情報に基づいて、対応のディジタルデ
ータを出力するデータ生成回路とから構成される。
の歪みに影響されない良好な特性を有する位相変調信号
復調方式を提供する。 【構成】 入力端子から入力されるＮ相の位相変調信号
に同期したキャリアのＮ倍の周波数をもつ基準クロック
を得るキャリア再生ＰＬＬ回路と、前記キャリア再生Ｐ
ＬＬ回路より得られた再生基準クロックを１／Ｎに分周
し、お互いの位相差が３６０゜／Ｎ刻みになっているＮ
種類のクロックを得るクロック生成回路と、前記クロッ
ク生成回路から得られたＮ種類のクロックと、入力端子
から入力したＮ相位相変調信号との排他論理和演算を行
う位相検波器と、前記位相検波器から出力されたＮ相位
相変調信号の位相情報に基づいて、対応のディジタルデ
ータを出力するデータ生成回路とから構成される。
Description
【０００１】
【産業上の利用分野】この発明はディジタルデータをキ
ャリアの位相変化として伝送する位相変調（ＱＰＳＫ：
Ｑｕａｄ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）信
号の復調方式に関するものである。
ャリアの位相変化として伝送する位相変調（ＱＰＳＫ：
Ｑｕａｄ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）信
号の復調方式に関するものである。
【０００２】
【従来の技術】以下の説明においては、便宜上４相位相
変調信号の復調を例として説明を行うが、２相、８相、
１６相および３２相位相変調信号等についても同様に適
用できる。
変調信号の復調を例として説明を行うが、２相、８相、
１６相および３２相位相変調信号等についても同様に適
用できる。
【０００３】図１３は従来の４相位相変調信号復調方式
の一例を示すブロック図である。図１３において、１は
入力端子、２はキャリア再生ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）であり、４相位相変調信号入力端
子１より入力した信号のキャリアａに同期したクロック
を再生する。４ａ，４ｂは位相検波器であり、移相器１
２から出力される基準クロックと入力端子１から入力し
た４相位相変調信号の乗算を行う。６はデータ出力１、
７はデータ出力２、１２は移相器であり、キャリア周波
数ａと同じ周波数でそれと±４５°の位相をもつ２種類
のクロックを得る、１３ａ，１３ｂはコンパレータであ
り、位相検波器４から得られる信号を予め設定されたス
レッショルドレベルに従って ”Ｈ”または”Ｌ”のい
ずれかの信号として出力する。２９ａ、２９ｂはローパ
スフィルタ（ＬＰＦ）である。
の一例を示すブロック図である。図１３において、１は
入力端子、２はキャリア再生ＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）であり、４相位相変調信号入力端
子１より入力した信号のキャリアａに同期したクロック
を再生する。４ａ，４ｂは位相検波器であり、移相器１
２から出力される基準クロックと入力端子１から入力し
た４相位相変調信号の乗算を行う。６はデータ出力１、
７はデータ出力２、１２は移相器であり、キャリア周波
数ａと同じ周波数でそれと±４５°の位相をもつ２種類
のクロックを得る、１３ａ，１３ｂはコンパレータであ
り、位相検波器４から得られる信号を予め設定されたス
レッショルドレベルに従って ”Ｈ”または”Ｌ”のい
ずれかの信号として出力する。２９ａ、２９ｂはローパ
スフィルタ（ＬＰＦ）である。
【０００４】図１４は従来の４相位相変調信号復調方式
の各部の動作信号の一例である。図１４において、 ａ： 復調されるべき４相位相変調信号 ｂ： 復調の基準クロック ｃ： 復調の基準クロック ｄ： ａ×ｂ （４相位相変調信号と基準クロックｂと
の乗算結果） ｅ： ａ×ｃ （４相位相変調信号と基準クロックｃと
の乗算結果） ｆ： 信号ｄを最適かつ理想的なＬＰＦに通して得られ
た信号 ｇ： 信号ｅを最適かつ理想的なＬＰＦに通して得られ
た信号である。
の各部の動作信号の一例である。図１４において、 ａ： 復調されるべき４相位相変調信号 ｂ： 復調の基準クロック ｃ： 復調の基準クロック ｄ： ａ×ｂ （４相位相変調信号と基準クロックｂと
の乗算結果） ｅ： ａ×ｃ （４相位相変調信号と基準クロックｃと
の乗算結果） ｆ： 信号ｄを最適かつ理想的なＬＰＦに通して得られ
た信号 ｇ： 信号ｅを最適かつ理想的なＬＰＦに通して得られ
た信号である。
【０００５】以下に図１３および図１４を用いて従来の
４相位相変調信号の復調動作の説明を行う。入力端子１
に入力した４相位相変調信号は、キャリア再生ＰＬＬ回
路２で入力信号のキャリアに同期した位相変化のない連
続クロック信号を再生する。このクロックの再生方式と
しては、一般的にはコスタスループ方式や逓倍方式等が
知られている。キャリア再生ＰＬＬ回路２から出力され
たクロック信号は移相器１２より再生キャリア信号と＋
４５°と−４５°の位相をもつ信号を生成する。この＋
４５°と−４５°の位相をもつ再生キャリア信号は、位
相検波器４に基準信号として入力され、入力キャリア信
号ａと乗算され、その結果得られた信号はＬＰＦ（ロー
パスフィルタ）２９を通過し、コンパレータ１３に送出
される。コンパレータ１３では入力信号は基準の閾値と
比較され、入力信号の位相情報が２値化され、データ出
力端子６，７から出力される。
４相位相変調信号の復調動作の説明を行う。入力端子１
に入力した４相位相変調信号は、キャリア再生ＰＬＬ回
路２で入力信号のキャリアに同期した位相変化のない連
続クロック信号を再生する。このクロックの再生方式と
しては、一般的にはコスタスループ方式や逓倍方式等が
知られている。キャリア再生ＰＬＬ回路２から出力され
たクロック信号は移相器１２より再生キャリア信号と＋
４５°と−４５°の位相をもつ信号を生成する。この＋
４５°と−４５°の位相をもつ再生キャリア信号は、位
相検波器４に基準信号として入力され、入力キャリア信
号ａと乗算され、その結果得られた信号はＬＰＦ（ロー
パスフィルタ）２９を通過し、コンパレータ１３に送出
される。コンパレータ１３では入力信号は基準の閾値と
比較され、入力信号の位相情報が２値化され、データ出
力端子６，７から出力される。
【０００６】４相位相変調方式の場合キャリアの位相は
０°９０°１８０°２７０°の４状態であるから２つの
データ出力端子６，７からそれぞれ２値の信号が出力さ
れ、その２値信号から４つの位相情報を得ることができ
る。このデータ出力端子６，７から得られた４つの位相
情報は４相位相変調信号の復調情報を表す。
０°９０°１８０°２７０°の４状態であるから２つの
データ出力端子６，７からそれぞれ２値の信号が出力さ
れ、その２値信号から４つの位相情報を得ることができ
る。このデータ出力端子６，７から得られた４つの位相
情報は４相位相変調信号の復調情報を表す。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の位相変調信号復調方式では位相検波をするために
基準クロックと入力信号の乗算を行っていたので入力信
号にノイズが混在しているか、または入力波形に歪みが
あるとその影響がそのまま乗算結果に悪影響を及ぼし復
調特性を悪化させる。
従来の位相変調信号復調方式では位相検波をするために
基準クロックと入力信号の乗算を行っていたので入力信
号にノイズが混在しているか、または入力波形に歪みが
あるとその影響がそのまま乗算結果に悪影響を及ぼし復
調特性を悪化させる。
【０００８】また、位相検波を行うための基準となる±
４５゜のクロックに位相のずれや波形歪み等があれば、
同様に乗算結果に悪影響を及ぼし、復調特性を悪化させ
る。
４５゜のクロックに位相のずれや波形歪み等があれば、
同様に乗算結果に悪影響を及ぼし、復調特性を悪化させ
る。
【０００９】また、乗算結果をＬＰＦにより直流信号に
変換するため、ＬＰＦの特性が復調の特性に大きく影響
を及ぼす。
変換するため、ＬＰＦの特性が復調の特性に大きく影響
を及ぼす。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の位相変調信号復調方式は、入力端子から
入力されるＮ相の位相変調信号に同期したキャリアのＮ
倍の周波数をもつクロック（以下再生基準クロックとい
う）を得るキャリア再生ＰＬＬ回路と、前記キャリア再
生ＰＬＬ回路より得られた再生基準クロックを１／Ｎに
分周し、お互いの位相差が３６０゜／Ｎ刻みになってい
るＮ種類のクロックを得るクロック生成回路と、前記ク
ロック生成回路から得られたＮ種類のクロックと、入力
端子から入力したＮ相位相変調信号との論理演算を行う
位相検波器と、前記位相検波器から出力されたＮ相位相
変調信号の位相情報に基づいて、対応のディジタルデー
タを出力するデータ生成回路とから構成される。
めに、本発明の位相変調信号復調方式は、入力端子から
入力されるＮ相の位相変調信号に同期したキャリアのＮ
倍の周波数をもつクロック（以下再生基準クロックとい
う）を得るキャリア再生ＰＬＬ回路と、前記キャリア再
生ＰＬＬ回路より得られた再生基準クロックを１／Ｎに
分周し、お互いの位相差が３６０゜／Ｎ刻みになってい
るＮ種類のクロックを得るクロック生成回路と、前記ク
ロック生成回路から得られたＮ種類のクロックと、入力
端子から入力したＮ相位相変調信号との論理演算を行う
位相検波器と、前記位相検波器から出力されたＮ相位相
変調信号の位相情報に基づいて、対応のディジタルデー
タを出力するデータ生成回路とから構成される。
【００１１】また、本発明の位相変調信号復調方式は、
入力端子から入力されるＮ相の位相変調信号に同期した
キャリアのＮ倍の周波数をもつクロック（以下再生基準
クロックという）を得るキャリア再生ＰＬＬ回路と、前
記キャリア再生ＰＬＬ回路より得られた再生基準クロッ
クを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ刻
みになっているＮ種類のクロックを得るクロック生成回
路と、前記クロック生成回路から得られたＮ種類のクロ
ックと、入力端子から入力したＮ相位相変調信号との論
理演算を行う位相検波器と、入力信号と前記再生基準ク
ロックとから入力信号のデータエッジを検出する演算回
路と、前記演算回路の出力からデータレートに同期した
クロックを生成するためのデータクロック再生ＰＬＬ回
路と、前記データクロック再生ＰＬＬ回路の出力によっ
て複数の多数決判定用のクロックを発生する第２のクロ
ック生成回路と、前記位相検波器によって生成されたデ
ータを保護するためのデータ保護回路と、前記データ保
護回路から出力されたＮ相位相変調信号の位相情報に基
づいて対応のディジタルデータを出力するデータ生成回
路とから構成される。
入力端子から入力されるＮ相の位相変調信号に同期した
キャリアのＮ倍の周波数をもつクロック（以下再生基準
クロックという）を得るキャリア再生ＰＬＬ回路と、前
記キャリア再生ＰＬＬ回路より得られた再生基準クロッ
クを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ刻
みになっているＮ種類のクロックを得るクロック生成回
路と、前記クロック生成回路から得られたＮ種類のクロ
ックと、入力端子から入力したＮ相位相変調信号との論
理演算を行う位相検波器と、入力信号と前記再生基準ク
ロックとから入力信号のデータエッジを検出する演算回
路と、前記演算回路の出力からデータレートに同期した
クロックを生成するためのデータクロック再生ＰＬＬ回
路と、前記データクロック再生ＰＬＬ回路の出力によっ
て複数の多数決判定用のクロックを発生する第２のクロ
ック生成回路と、前記位相検波器によって生成されたデ
ータを保護するためのデータ保護回路と、前記データ保
護回路から出力されたＮ相位相変調信号の位相情報に基
づいて対応のディジタルデータを出力するデータ生成回
路とから構成される。
【００１２】また、本発明の位相変調信号復調方式にお
いて、データ生成回路は、Ｎ個のいずれかの検波出力レ
ベルに対応した復調コードを生成するように構成され
る。
いて、データ生成回路は、Ｎ個のいずれかの検波出力レ
ベルに対応した復調コードを生成するように構成され
る。
【００１３】また、本発明の位相変調信号復調方式にお
いて、演算回路は、４５゜移相器と位相検波器によって
構成され、ＱＰＳＫ入力信号を基準クロックより４５゜
位相の進んだ信号と乗算するように構成される。
いて、演算回路は、４５゜移相器と位相検波器によって
構成され、ＱＰＳＫ入力信号を基準クロックより４５゜
位相の進んだ信号と乗算するように構成される。
【００１４】また、本発明の位相変調信号復調方式にお
いて、演算回路は、±４５゜移相器によって発生された
基準クロックより４５゜位相の進んだ信号および４５゜
位相の遅れた信号とＱＰＳＫ入力信号とをそれぞれ位相
検波器で乗算するように構成される。
いて、演算回路は、±４５゜移相器によって発生された
基準クロックより４５゜位相の進んだ信号および４５゜
位相の遅れた信号とＱＰＳＫ入力信号とをそれぞれ位相
検波器で乗算するように構成される。
【００１５】また、本発明の位相変調信号復調方式にお
いて、位相検波器は、各入力端子毎に排他的論理和ゲー
ト、比較信号レジスタ、論理ゲートを有し、各位相検波
器は入力信号と前記クロック生成回路からの対応の３６
０゜／Ｎ刻みの基準クロック信号と排他的論理和演算
し、その結果をＮ倍のラッチクロックによってラッチ
し、その出力を論理演算することによって入力信号の位
相情報を得るように構成される。
いて、位相検波器は、各入力端子毎に排他的論理和ゲー
ト、比較信号レジスタ、論理ゲートを有し、各位相検波
器は入力信号と前記クロック生成回路からの対応の３６
０゜／Ｎ刻みの基準クロック信号と排他的論理和演算
し、その結果をＮ倍のラッチクロックによってラッチ
し、その出力を論理演算することによって入力信号の位
相情報を得るように構成される。
【００１６】また、本発明の位相変調信号復調方式にお
いて、比較信号レジスタは、Ｄフリップフロップの従属
接続によって構成され、前記排他的論理和ゲートからの
出力をＮ倍の周波数の基準クロックによってラッチし、
その出力を前記論理ゲートに出力するように構成され
る。
いて、比較信号レジスタは、Ｄフリップフロップの従属
接続によって構成され、前記排他的論理和ゲートからの
出力をＮ倍の周波数の基準クロックによってラッチし、
その出力を前記論理ゲートに出力するように構成され
る。
【００１７】また、本発明の位相変調信号復調方式にお
いて、データ保護回路は、各入力端子毎に、ＮＡＮＤゲ
ート、Ｔフリップフロップの従属接続によって構成さ
れ、前記位相検波器からの出力を第２のクロック生成回
路によって発生された多数決判定用カウンタラッチクロ
ックαによってカウントしｎ回の判定においてｍ回以上
同一の判定出力をカウントした場合に（ｍ、ｎは正整
数）、多数決判定で位相情報の判定結果を確定したもの
とし、その判定結果は、多数決判定結果決定パルスβに
よって読み出され、その後、多数決判定用カウンタクリ
アパルスγによってクリアされるように構成される。
いて、データ保護回路は、各入力端子毎に、ＮＡＮＤゲ
ート、Ｔフリップフロップの従属接続によって構成さ
れ、前記位相検波器からの出力を第２のクロック生成回
路によって発生された多数決判定用カウンタラッチクロ
ックαによってカウントしｎ回の判定においてｍ回以上
同一の判定出力をカウントした場合に（ｍ、ｎは正整
数）、多数決判定で位相情報の判定結果を確定したもの
とし、その判定結果は、多数決判定結果決定パルスβに
よって読み出され、その後、多数決判定用カウンタクリ
アパルスγによってクリアされるように構成される。
【００１８】
【作用】本発明の位相変調信号復調方式は、入力端子か
ら入力されるＮ相の位相変調信号に同期したキャリアの
Ｎ倍の周波数をもつクロック（以下再生基準クロックと
いう）を得るキャリア再生ＰＬＬ回路と、前記キャリア
再生ＰＬＬ回路より得られた再生基準クロックを１／Ｎ
に分周し、お互いの位相差が３６０゜／Ｎ刻みになって
いるＮ種類のクロックを得るクロック生成回路と、前記
クロック生成回路から得られたＮ種類のクロックと、入
力端子から入力したＮ相位相変調信号との論理演算を行
う位相検波器と、前記位相検波器から出力されたＮ相位
相変調信号の位相情報に基づいて、対応のディジタルデ
ータを出力するデータ生成回路とから構成される。
ら入力されるＮ相の位相変調信号に同期したキャリアの
Ｎ倍の周波数をもつクロック（以下再生基準クロックと
いう）を得るキャリア再生ＰＬＬ回路と、前記キャリア
再生ＰＬＬ回路より得られた再生基準クロックを１／Ｎ
に分周し、お互いの位相差が３６０゜／Ｎ刻みになって
いるＮ種類のクロックを得るクロック生成回路と、前記
クロック生成回路から得られたＮ種類のクロックと、入
力端子から入力したＮ相位相変調信号との論理演算を行
う位相検波器と、前記位相検波器から出力されたＮ相位
相変調信号の位相情報に基づいて、対応のディジタルデ
ータを出力するデータ生成回路とから構成される。
【００１９】また、本発明の位相変調信号復調方式は、
入力端子から入力されるＮ相の位相変調信号に同期した
キャリアのＮ倍の周波数をもつクロック（以下再生基準
クロックという）を得るキャリア再生ＰＬＬ回路と、前
記キャリア再生ＰＬＬ回路より得られた再生基準クロッ
クを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ刻
みになっているＮ種類のクロックを得るクロック生成回
路と、前記クロック生成回路から得られたＮ種類のクロ
ックと、入力端子から入力したＮ相位相変調信号との論
理演算を行う位相検波器と、入力信号と前記再生基準ク
ロックとから入力信号のデータエッジを検出する演算回
路と、前記演算回路の出力からデータレートに同期した
クロックを生成するためのデータクロック再生ＰＬＬ回
路と、前記データクロック再生ＰＬＬ回路の出力によっ
て複数の多数決判定用のクロックを発生する第２のクロ
ック生成回路と、前記位相検波器によって生成されたデ
ータを保護するためのデータ保護回路と、前記データ保
護回路から出力されたＮ相位相変調信号の位相情報に基
づいて対応のディジタルデータを出力するデータ生成回
路とから構成される。
入力端子から入力されるＮ相の位相変調信号に同期した
キャリアのＮ倍の周波数をもつクロック（以下再生基準
クロックという）を得るキャリア再生ＰＬＬ回路と、前
記キャリア再生ＰＬＬ回路より得られた再生基準クロッ
クを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ刻
みになっているＮ種類のクロックを得るクロック生成回
路と、前記クロック生成回路から得られたＮ種類のクロ
ックと、入力端子から入力したＮ相位相変調信号との論
理演算を行う位相検波器と、入力信号と前記再生基準ク
ロックとから入力信号のデータエッジを検出する演算回
路と、前記演算回路の出力からデータレートに同期した
クロックを生成するためのデータクロック再生ＰＬＬ回
路と、前記データクロック再生ＰＬＬ回路の出力によっ
て複数の多数決判定用のクロックを発生する第２のクロ
ック生成回路と、前記位相検波器によって生成されたデ
ータを保護するためのデータ保護回路と、前記データ保
護回路から出力されたＮ相位相変調信号の位相情報に基
づいて対応のディジタルデータを出力するデータ生成回
路とから構成される。
【００２０】また、本発明の位相変調信号復調方式にお
いて、データ生成回路は、Ｎ個のいずれかの検波出力レ
ベルに対応した復調コードを生成するように構成され
る。
いて、データ生成回路は、Ｎ個のいずれかの検波出力レ
ベルに対応した復調コードを生成するように構成され
る。
【００２１】また、本発明の位相変調信号復調方式にお
いて、演算回路は、４５゜移相器と位相検波器によって
構成され、ＱＰＳＫ入力信号を基準クロックより４５゜
位相の進んだ信号と乗算するように構成される。
いて、演算回路は、４５゜移相器と位相検波器によって
構成され、ＱＰＳＫ入力信号を基準クロックより４５゜
位相の進んだ信号と乗算するように構成される。
【００２２】また、本発明の位相変調信号復調方式にお
いて、演算回路は、±４５゜移相器によって発生された
基準クロックより４５゜位相の進んだ信号および４５゜
位相の遅れた信号とＱＰＳＫ入力信号とをそれぞれ位相
検波器で乗算するように構成される。
いて、演算回路は、±４５゜移相器によって発生された
基準クロックより４５゜位相の進んだ信号および４５゜
位相の遅れた信号とＱＰＳＫ入力信号とをそれぞれ位相
検波器で乗算するように構成される。
【００２３】また、本発明の位相変調信号復調方式にお
いて、位相検波器は、各入力端子毎に排他的論理和ゲー
ト、比較信号レジスタ、論理ゲートを有し、各位相検波
器は入力信号と前記クロック生成回路からの対応の３６
０゜／Ｎ刻みの基準クロック信号との論理演算をし、そ
の出力をＮ倍のラッチクロックによってラッチし、その
出力を論理演算することによって入力信号の位相情報を
得るように構成される。
いて、位相検波器は、各入力端子毎に排他的論理和ゲー
ト、比較信号レジスタ、論理ゲートを有し、各位相検波
器は入力信号と前記クロック生成回路からの対応の３６
０゜／Ｎ刻みの基準クロック信号との論理演算をし、そ
の出力をＮ倍のラッチクロックによってラッチし、その
出力を論理演算することによって入力信号の位相情報を
得るように構成される。
【００２４】また、本発明の位相変調信号復調方式にお
いて、比較信号レジスタは、Ｄフリップフロップの従属
接続によって構成され、前記排他的論理和ゲートからの
出力をＮ倍の周波数の基準クロックによってラッチし、
その出力を前記ＮＯＲゲートに出力するように構成され
る。
いて、比較信号レジスタは、Ｄフリップフロップの従属
接続によって構成され、前記排他的論理和ゲートからの
出力をＮ倍の周波数の基準クロックによってラッチし、
その出力を前記ＮＯＲゲートに出力するように構成され
る。
【００２５】また、本発明の位相変調信号復調方式にお
いて、データ保護回路は、各入力端子毎に、ＮＡＮＤゲ
ート、Ｔフリップフロップの従属接続によって構成さ
れ、前記位相検波器からの出力を第２のクロック生成回
路によって発生された多数決判定用カウンタラッチクロ
ックαによってカウントしｎ回の判定においてｍ回以上
同一の判定出力をカウントした場合に（ｍ、ｎは正整
数）、多数決判定で位相情報の判定結果を確定したもの
とし、その判定結果は、多数決判定結果決定パルスβに
よって読み出され、その後、多数決判定用カウンタクリ
アパルスγによってクリアされるように構成される。
いて、データ保護回路は、各入力端子毎に、ＮＡＮＤゲ
ート、Ｔフリップフロップの従属接続によって構成さ
れ、前記位相検波器からの出力を第２のクロック生成回
路によって発生された多数決判定用カウンタラッチクロ
ックαによってカウントしｎ回の判定においてｍ回以上
同一の判定出力をカウントした場合に（ｍ、ｎは正整
数）、多数決判定で位相情報の判定結果を確定したもの
とし、その判定結果は、多数決判定結果決定パルスβに
よって読み出され、その後、多数決判定用カウンタクリ
アパルスγによってクリアされるように構成される。
【００２６】
実施例１ 以下、この発明の一実施例について説明する。図１は本
発明の第１の実施例による４相位相変調信号復調方式の
構成を示す。図１において、５はデータ生成回路、１３
はクロック生成回路である。図１において図１３と同一
の番号は同一の要素または装置を示すのでその説明を省
略する。
発明の第１の実施例による４相位相変調信号復調方式の
構成を示す。図１において、５はデータ生成回路、１３
はクロック生成回路である。図１において図１３と同一
の番号は同一の要素または装置を示すのでその説明を省
略する。
【００２７】まず、キャリア再生ＰＬＬ回路２について
説明する。キャリア再生ＰＬＬ回路２では入力信号のキ
ャリアに同期したクロックを発生する。本発明の復調方
式においては、Ｎ相の位相変調信号を復調する場合はＮ
×ｆｃの変調クロック周波数が必要となる。ここで、ｆ
ｃは入力ＱＰＳＫ信号のクロック周波数である。入力Ｑ
ＰＳＫ信号ａは可変周波数発振回路で発生された周波数
と位相比較され、相互の誤差信号は可変周波数発振回路
にフィードバックされる。このフィードバック回路はＰ
ＬＬ回路を構成し、このＰＬＬ回路によって、可変周波
数発振回路の周波数および位相を入力信号ａのキャリア
に同期するように変化させることによって、ＱＰＳＫ信
号のキャリア周波数ｆｃに同期した４倍の周波数４ｆｃ
を持つクロックを発生する。
説明する。キャリア再生ＰＬＬ回路２では入力信号のキ
ャリアに同期したクロックを発生する。本発明の復調方
式においては、Ｎ相の位相変調信号を復調する場合はＮ
×ｆｃの変調クロック周波数が必要となる。ここで、ｆ
ｃは入力ＱＰＳＫ信号のクロック周波数である。入力Ｑ
ＰＳＫ信号ａは可変周波数発振回路で発生された周波数
と位相比較され、相互の誤差信号は可変周波数発振回路
にフィードバックされる。このフィードバック回路はＰ
ＬＬ回路を構成し、このＰＬＬ回路によって、可変周波
数発振回路の周波数および位相を入力信号ａのキャリア
に同期するように変化させることによって、ＱＰＳＫ信
号のキャリア周波数ｆｃに同期した４倍の周波数４ｆｃ
を持つクロックを発生する。
【００２８】クロック生成回路３ではキャリア再生ＰＬ
Ｌ回路２で発生されたクロックから各々９０゜の位相差
を持つ４種類のクロック（ｈ（０゜），ｉ（９０゜），
ｊ（１８０゜），ｋ（２７０゜））を生成し、位相検波
器４に供給する。位相検波器４では入力端子１から入力
した位相変調信号ａとクロック生成回路３から入力した
各クロック信号（ｈ，ｉ，ｊ，ｋ）との排他的論理和演
算を行い、その演算結果信号（ｑ，ｒ，ｓ，ｔ）をデー
タ生成回路５に供給する。
Ｌ回路２で発生されたクロックから各々９０゜の位相差
を持つ４種類のクロック（ｈ（０゜），ｉ（９０゜），
ｊ（１８０゜），ｋ（２７０゜））を生成し、位相検波
器４に供給する。位相検波器４では入力端子１から入力
した位相変調信号ａとクロック生成回路３から入力した
各クロック信号（ｈ，ｉ，ｊ，ｋ）との排他的論理和演
算を行い、その演算結果信号（ｑ，ｒ，ｓ，ｔ）をデー
タ生成回路５に供給する。
【００２９】図５は本発明のデータ生成回路の一構成を
示す図である。図６は、本発明のデータ生成回路の論理
値表を示す図である。データ生成回路５では位相判定結
果信号（ｑ，ｒ，ｓ，ｔ）に基づいて、図６の論理値表
に従い２ビットの４種類のデータ（００，０１，１０，
１１）をデータ出力端子６，７から出力する。
示す図である。図６は、本発明のデータ生成回路の論理
値表を示す図である。データ生成回路５では位相判定結
果信号（ｑ，ｒ，ｓ，ｔ）に基づいて、図６の論理値表
に従い２ビットの４種類のデータ（００，０１，１０，
１１）をデータ出力端子６，７から出力する。
【００３０】図３は位相検波器４の一構成を示す図であ
る。位相変調信号入力端子１４から４相位相変調信号ａ
を入力し、基準クロック入力端子１５ａ，１５ｂ，１５
ｃ，１５ｄから０゜、９０゜、１８０゜、２７０゜の位
相を持つクロック（ｈ，ｉ，ｊ，ｋ）を入力し、位相変
調信号とそれぞれのクロックの排他的論理和をとり、各
比較信号レジスタ１７ａ，１７ｂ，１７ｃ，１７ｄに入
力する。
る。位相変調信号入力端子１４から４相位相変調信号ａ
を入力し、基準クロック入力端子１５ａ，１５ｂ，１５
ｃ，１５ｄから０゜、９０゜、１８０゜、２７０゜の位
相を持つクロック（ｈ，ｉ，ｊ，ｋ）を入力し、位相変
調信号とそれぞれのクロックの排他的論理和をとり、各
比較信号レジスタ１７ａ，１７ｂ，１７ｃ，１７ｄに入
力する。
【００３１】図４は比較信号レジスタ１７ａの一構成例
を示す。図４において、３７はＲｅｓｅｔ端子、３８は
ラッチクロック入力端子である。ＸＯＲ回路から比較信
号レジスタ１７に入力した比較信号（ｍ，ｎ，ｏ，ｐ）
は、比較信号ラッチクロック入力端子３８から入力する
比較信号ラッチクロックでｍ回の比較がなされ（４相位
相変調信号の場合は最低４回）、その結果は４入力ＮＯ
Ｒに入力され位相変調信号の位相判定が行われる。例え
ば、４ｆｃクロックの各立ち上がりエッジで（ｍ，ｎ，
ｏ，ｐ）の各信号を読み出した場合、すべての読み出し
出力（ε，ζ，η，θ）が”Ｌ”であればＮＯＲゲート
３１の出力は”Ｈ”になるが、（ε，ζ，η，θ）のい
ずれかが”Ｌ”であれば、ＮＯＲゲート３１の出力は”
Ｌ”になる。このようにして位相判定出力１８（ｑ，
ｒ，ｓ，ｔ）は求められる。位相判定が終了するとＤフ
リップフロップはＲｅｓｅｔ端子３７から入力するリセ
ット信号によってリセットされる。本構成の場合、図７
の位相判定出力１８（ｑ，ｒ，ｓ，ｔ）から分かるよう
に、ｑ，ｒ，ｓ，ｔのいずれかが”Ｈ”である相が入力
信号の位相を示す事が容易に分かる。すなわち、位相判
定信号ｑが”Ｈ”である区間は入力信号の０゜の位相を
示し、位相判定信号ｒが”Ｈ”である区間は入力信号の
９０゜の位相を示し、位相判定信号ｓが”Ｈ”である区
間は入力信号の１８０゜の位相を示し、位相判定信号ｔ
が”Ｈ”である区間は入力信号の２７０゜の位相を示
す。
を示す。図４において、３７はＲｅｓｅｔ端子、３８は
ラッチクロック入力端子である。ＸＯＲ回路から比較信
号レジスタ１７に入力した比較信号（ｍ，ｎ，ｏ，ｐ）
は、比較信号ラッチクロック入力端子３８から入力する
比較信号ラッチクロックでｍ回の比較がなされ（４相位
相変調信号の場合は最低４回）、その結果は４入力ＮＯ
Ｒに入力され位相変調信号の位相判定が行われる。例え
ば、４ｆｃクロックの各立ち上がりエッジで（ｍ，ｎ，
ｏ，ｐ）の各信号を読み出した場合、すべての読み出し
出力（ε，ζ，η，θ）が”Ｌ”であればＮＯＲゲート
３１の出力は”Ｈ”になるが、（ε，ζ，η，θ）のい
ずれかが”Ｌ”であれば、ＮＯＲゲート３１の出力は”
Ｌ”になる。このようにして位相判定出力１８（ｑ，
ｒ，ｓ，ｔ）は求められる。位相判定が終了するとＤフ
リップフロップはＲｅｓｅｔ端子３７から入力するリセ
ット信号によってリセットされる。本構成の場合、図７
の位相判定出力１８（ｑ，ｒ，ｓ，ｔ）から分かるよう
に、ｑ，ｒ，ｓ，ｔのいずれかが”Ｈ”である相が入力
信号の位相を示す事が容易に分かる。すなわち、位相判
定信号ｑが”Ｈ”である区間は入力信号の０゜の位相を
示し、位相判定信号ｒが”Ｈ”である区間は入力信号の
９０゜の位相を示し、位相判定信号ｓが”Ｈ”である区
間は入力信号の１８０゜の位相を示し、位相判定信号ｔ
が”Ｈ”である区間は入力信号の２７０゜の位相を示
す。
【００３２】図７は位相検波器の動作を示すタイミング
図である。図７において、 ａ： 復調されるべき４相位相変調信号 ｈ： 復調の基準クロック１ （０゜） ｉ： 復調の基準クロック２ （９０゜） ｊ： 復調の基準クロック３ （１８０゜） ｋ： 復調の基準クロック４ （２７０゜） ｌ： キャリアのＮ倍の周波数のクロック（４ｆｃ） ｍ： ａ＊ｈ（４相位相変調信号と基準クロック１のＸ
ＯＲ出力） ｎ： ａ＊ｉ（４相位相変調信号と基準クロック２のＸ
ＯＲ出力） ｏ： ａ＊ｊ（４相位相変調信号と基準クロック３のＸ
ＯＲ出力） ｐ： ａ＊ｋ（４相位相変調信号と基準クロック４のＸ
ＯＲ出力） ｑ： 位相判定出力１ ｒ： 位相判定出力２ ｓ： 位相判定出力３ ｔ： 位相判定出力４ である。
図である。図７において、 ａ： 復調されるべき４相位相変調信号 ｈ： 復調の基準クロック１ （０゜） ｉ： 復調の基準クロック２ （９０゜） ｊ： 復調の基準クロック３ （１８０゜） ｋ： 復調の基準クロック４ （２７０゜） ｌ： キャリアのＮ倍の周波数のクロック（４ｆｃ） ｍ： ａ＊ｈ（４相位相変調信号と基準クロック１のＸ
ＯＲ出力） ｎ： ａ＊ｉ（４相位相変調信号と基準クロック２のＸ
ＯＲ出力） ｏ： ａ＊ｊ（４相位相変調信号と基準クロック３のＸ
ＯＲ出力） ｐ： ａ＊ｋ（４相位相変調信号と基準クロック４のＸ
ＯＲ出力） ｑ： 位相判定出力１ ｒ： 位相判定出力２ ｓ： 位相判定出力３ ｔ： 位相判定出力４ である。
【００３３】実施例２ 図２は、本発明の第２の実施例による４相位相変調信号
復調方式の構成を示す。図２は、図１の回路に加えて、
入力信号ａの位相の変化として伝送されてくるデータの
区間を正確に抽出するために、入力信号ａが取り得る４
位相状態のいずれかの位相と同期が取れていて、かつ入
力信号ａと同じ周波数の信号ｆｃを得るクロック生成回
路３を設ける。更に、このクロック生成回路３より得ら
れたｆｃと入力信号ａからデータクロック再生ＰＬＬ回
路９に供給するリファレンス信号を生成するための演算
回路８、伝送されてくるデータに同期したクロックを得
るためのデータクロック再生ＰＬＬ回路９、クロックを
供給するためのクロック生成回路１０、およびデータの
多数決判定、異常時のデータ補填を行うデータ保護回路
１１を追加したものである。
復調方式の構成を示す。図２は、図１の回路に加えて、
入力信号ａの位相の変化として伝送されてくるデータの
区間を正確に抽出するために、入力信号ａが取り得る４
位相状態のいずれかの位相と同期が取れていて、かつ入
力信号ａと同じ周波数の信号ｆｃを得るクロック生成回
路３を設ける。更に、このクロック生成回路３より得ら
れたｆｃと入力信号ａからデータクロック再生ＰＬＬ回
路９に供給するリファレンス信号を生成するための演算
回路８、伝送されてくるデータに同期したクロックを得
るためのデータクロック再生ＰＬＬ回路９、クロックを
供給するためのクロック生成回路１０、およびデータの
多数決判定、異常時のデータ補填を行うデータ保護回路
１１を追加したものである。
【００３４】図８は、図２中の演算回路８の一実施例を
示す。その構成は図１３に示す従来の位相変調信号復調
方式の移相器１２と位相検波器４を用いたものである。
ＱＰＳＫ入力信号ａは、クロック生成回路３によって生
成されたｆｃより４５゜位相の進んだ信号ｖと乗算（ａ
×ｖ）され、位相検波が行われる。この位相検波された
信号ｘは端子２１から出力され、データクロック再生Ｐ
ＬＬ回路９に出力される。
示す。その構成は図１３に示す従来の位相変調信号復調
方式の移相器１２と位相検波器４を用いたものである。
ＱＰＳＫ入力信号ａは、クロック生成回路３によって生
成されたｆｃより４５゜位相の進んだ信号ｖと乗算（ａ
×ｖ）され、位相検波が行われる。この位相検波された
信号ｘは端子２１から出力され、データクロック再生Ｐ
ＬＬ回路９に出力される。
【００３５】一方、図９は演算回路８の他の実施例を示
すものである。その構成は図１３に示す従来の位相変調
信号復調方式の移相器１２と２つの位相検波器４ａ，４
ｂを用いたものである。図１０は図８および図９の動作
を示すタイミングチャートである。図１０において、図
８および図９の詳細な動作を説明する。ＱＰＳＫ入力信
号ａは、クロック生成回路３によって生成されたｆｃよ
り４５゜位相の遅れた信号ｕおよびｆｃより４５゜位相
の進んだ信号ｖとそれぞれ位相検波器４ａ，４ｂで（ａ
×ｕ）または（ａ×ｖ）の乗算が行われ、位相検波が行
われ、それぞれの出力ｗ、ｘはそれぞれのローパスフィ
ルタＬＰＦで濾波され、信号ｙ，ｚとして出力される。
この位相検波された信号ｙ，ｚは端子２１から出力さ
れ、ＯＲ回路で加算される。この加算信号は、データク
ロック再生ＰＬＬ回路９に出力される。なお、この加算
信号は、図１０中の「Ｐｈａｓｅ」で表されるようにＱ
ＰＳＫ信号ａの１区間のデータを表す情報である。演算
回路８の出力がデータクロック再生ＰＬＬ回路９に印加
される。データクロック再生ＰＬＬ回路９は、位相比較
回路３４、可変周波数発振回路３５から構成され、演算
回路８からの出力周波数と可変周波数発振回路で発生さ
れた演算回路８の出力周波数の整数倍の周波数とを位相
比較し、ＱＰＳＫ信号のデータレートに同期したクロッ
クを生成する。
すものである。その構成は図１３に示す従来の位相変調
信号復調方式の移相器１２と２つの位相検波器４ａ，４
ｂを用いたものである。図１０は図８および図９の動作
を示すタイミングチャートである。図１０において、図
８および図９の詳細な動作を説明する。ＱＰＳＫ入力信
号ａは、クロック生成回路３によって生成されたｆｃよ
り４５゜位相の遅れた信号ｕおよびｆｃより４５゜位相
の進んだ信号ｖとそれぞれ位相検波器４ａ，４ｂで（ａ
×ｕ）または（ａ×ｖ）の乗算が行われ、位相検波が行
われ、それぞれの出力ｗ、ｘはそれぞれのローパスフィ
ルタＬＰＦで濾波され、信号ｙ，ｚとして出力される。
この位相検波された信号ｙ，ｚは端子２１から出力さ
れ、ＯＲ回路で加算される。この加算信号は、データク
ロック再生ＰＬＬ回路９に出力される。なお、この加算
信号は、図１０中の「Ｐｈａｓｅ」で表されるようにＱ
ＰＳＫ信号ａの１区間のデータを表す情報である。演算
回路８の出力がデータクロック再生ＰＬＬ回路９に印加
される。データクロック再生ＰＬＬ回路９は、位相比較
回路３４、可変周波数発振回路３５から構成され、演算
回路８からの出力周波数と可変周波数発振回路で発生さ
れた演算回路８の出力周波数の整数倍の周波数とを位相
比較し、ＱＰＳＫ信号のデータレートに同期したクロッ
クを生成する。
【００３６】図１１はクロック生成回路１０の動作タイ
ミングチャートを示す図である。データクロック再生Ｐ
ＬＬ回路９の出力クロックは、クロック生成回路１０に
供給され、図１１に示すようなα，β，γの３つのクロ
ック信号が生成され、これらのクロック信号α，β，γ
は次のデータ保護回路１１に供給される。ここで、α
は、多数決判定用カウンタラッチクロック、βは多数決
判定結果決定パルス、γは多数決判定用カウンタクリア
パルスである。ここで、ｙとｚはａに同期したデータの
一区間を示す信号の基準となる。このｙ、ｚを基準にデ
ータクロック再生ＰＬＬ回路にてデータの一区画を示す
クロックを再生する。α、β、γはこのデータの一区画
内で正確に一連の動作を終えることのできるタイミング
であれば任意である。αは任意の一区画内で常に最低ｍ
回以上のカウントができればよい。ただし、通常はαを
元にβ、γを生成するためｍ＋１回以上の周波数が最低
必要となる。βは任意の一区画内で常にαによるｍ回の
カウントが行われた後に一度だけパルスを発生させれば
よい。γはβによる回路の動作が終了し、かつ次の一区
画に入る以前に一度だけパルスを発生させればよい。
ミングチャートを示す図である。データクロック再生Ｐ
ＬＬ回路９の出力クロックは、クロック生成回路１０に
供給され、図１１に示すようなα，β，γの３つのクロ
ック信号が生成され、これらのクロック信号α，β，γ
は次のデータ保護回路１１に供給される。ここで、α
は、多数決判定用カウンタラッチクロック、βは多数決
判定結果決定パルス、γは多数決判定用カウンタクリア
パルスである。ここで、ｙとｚはａに同期したデータの
一区間を示す信号の基準となる。このｙ、ｚを基準にデ
ータクロック再生ＰＬＬ回路にてデータの一区画を示す
クロックを再生する。α、β、γはこのデータの一区画
内で正確に一連の動作を終えることのできるタイミング
であれば任意である。αは任意の一区画内で常に最低ｍ
回以上のカウントができればよい。ただし、通常はαを
元にβ、γを生成するためｍ＋１回以上の周波数が最低
必要となる。βは任意の一区画内で常にαによるｍ回の
カウントが行われた後に一度だけパルスを発生させれば
よい。γはβによる回路の動作が終了し、かつ次の一区
画に入る以前に一度だけパルスを発生させればよい。
【００３７】図１２はデータ保護回路１１の一実施例を
示す図である。データ保護回路１１は３段のＴ−フリッ
プフロップ（ＦＦ）により、カウンタを構成し、４つの
位相検波器４からの出力（ｑ，ｒ，ｓ，ｔ）をそれぞれ
のクロック生成回路１０からの多数決判定用カウンタラ
ッチクロックαによってカウントする。本発明において
は、ｍ回の判定においてｎ回以上の「Ｈ」出力をカウン
トした場合に、多数決判定で「Ｈ」を検出したものと判
定する。図１２においては、例えば、ｍ＝７、ｎ＝４と
設定される。判定結果は、多数決判定結果決定パルスβ
によって読み出され、その後、多数決判定用カウンタク
リアパルスγによってクリアされる。すなわち、キャリ
アの位相変化によって表されるデータの一区間内でｍ＝
７の場合７回カウンタラッチクロックαによって位相検
波器４の出力をカウントする。ｎ＝４の場合７回のカウ
ントで「Ｈ」出力を４回以上カウントした出力を多数決
判定した結果「Ｈ」であるとみなし多数決判定結果決定
パルスβによってＤフリップフロップで構成したレジス
タに取り込む。更に次のデータの一区間内で同様の多数
決判定を行うためにＴフリップフロップで構成したカウ
ンタを多数決判定用カウンタクリアパルスγによってク
リアする。以降この動作をくり返しデータの多数決判定
によるデータの保護を行う。
示す図である。データ保護回路１１は３段のＴ−フリッ
プフロップ（ＦＦ）により、カウンタを構成し、４つの
位相検波器４からの出力（ｑ，ｒ，ｓ，ｔ）をそれぞれ
のクロック生成回路１０からの多数決判定用カウンタラ
ッチクロックαによってカウントする。本発明において
は、ｍ回の判定においてｎ回以上の「Ｈ」出力をカウン
トした場合に、多数決判定で「Ｈ」を検出したものと判
定する。図１２においては、例えば、ｍ＝７、ｎ＝４と
設定される。判定結果は、多数決判定結果決定パルスβ
によって読み出され、その後、多数決判定用カウンタク
リアパルスγによってクリアされる。すなわち、キャリ
アの位相変化によって表されるデータの一区間内でｍ＝
７の場合７回カウンタラッチクロックαによって位相検
波器４の出力をカウントする。ｎ＝４の場合７回のカウ
ントで「Ｈ」出力を４回以上カウントした出力を多数決
判定した結果「Ｈ」であるとみなし多数決判定結果決定
パルスβによってＤフリップフロップで構成したレジス
タに取り込む。更に次のデータの一区間内で同様の多数
決判定を行うためにＴフリップフロップで構成したカウ
ンタを多数決判定用カウンタクリアパルスγによってク
リアする。以降この動作をくり返しデータの多数決判定
によるデータの保護を行う。
【００３８】データ保護回路１１では、伝送されるデー
タレートに相当する単位時間内に、位相検波器４ａ，４
ｂ，４ｃ，４ｄの出力（ｑ，ｒ，ｓ，ｔ）をそれぞれ複
数回サンプリングし、サンプリングした結果を多数決判
定する機能を有する。この機能によりデータの伝送レー
トに相当する単位時間内で複数回データが誤って変化し
ても、データを正しい状態に保持することが可能とな
る。この保護機能はデータの伝送レートに相当する単位
時間内で位相検波器４からの出力を複数回サンプリング
し、かつその結果をあらかじめ設定した閾値回数以上の
カウントが得られたものを多数決保護結果として決定す
るためのデータの伝送レートに相当する単位時間内で位
相検波器４の出力が複数回変化するような状態に遭遇し
てもデータの信頼性を高めることが可能となる。
タレートに相当する単位時間内に、位相検波器４ａ，４
ｂ，４ｃ，４ｄの出力（ｑ，ｒ，ｓ，ｔ）をそれぞれ複
数回サンプリングし、サンプリングした結果を多数決判
定する機能を有する。この機能によりデータの伝送レー
トに相当する単位時間内で複数回データが誤って変化し
ても、データを正しい状態に保持することが可能とな
る。この保護機能はデータの伝送レートに相当する単位
時間内で位相検波器４からの出力を複数回サンプリング
し、かつその結果をあらかじめ設定した閾値回数以上の
カウントが得られたものを多数決保護結果として決定す
るためのデータの伝送レートに相当する単位時間内で位
相検波器４の出力が複数回変化するような状態に遭遇し
てもデータの信頼性を高めることが可能となる。
【００３９】データ保護回路の別の実施例として以下の
ような機能を持たせることも可能である。すなわち、正
常時には位相検波器４ａ、４ｂ、４ｃ、４ｄからの４つ
の出力のうち”Ｈ”出力となるのはただ１つの出力だけ
であるはずであるが、例えば、ノイズ等の影響により複
数の出力が”Ｈ”となった場合、または全出力が”Ｌ”
になってデータを正常に判定できないような状況の場合
に、多数決判定の結果を保持するＤフリップフロップで
構成される多数決判定結果保持レジスタのラッチクロッ
クである多数決判定結果決定パルスβの発生を止めるこ
とにより直前の正常なデータを出力する前値保持機能を
持たせることができる。また、擬似乱数等によって多数
決判定結果保持レジスタのいずれかを１つのレジスタの
データのみを”Ｈ”とすることによってデータの補填を
行う機能を持たせることもできる。
ような機能を持たせることも可能である。すなわち、正
常時には位相検波器４ａ、４ｂ、４ｃ、４ｄからの４つ
の出力のうち”Ｈ”出力となるのはただ１つの出力だけ
であるはずであるが、例えば、ノイズ等の影響により複
数の出力が”Ｈ”となった場合、または全出力が”Ｌ”
になってデータを正常に判定できないような状況の場合
に、多数決判定の結果を保持するＤフリップフロップで
構成される多数決判定結果保持レジスタのラッチクロッ
クである多数決判定結果決定パルスβの発生を止めるこ
とにより直前の正常なデータを出力する前値保持機能を
持たせることができる。また、擬似乱数等によって多数
決判定結果保持レジスタのいずれかを１つのレジスタの
データのみを”Ｈ”とすることによってデータの補填を
行う機能を持たせることもできる。
【００４０】
【発明の効果】以上のように、本発明によればＮ相位相
変調されたキャリアの位相判定を、キャリアに同期した
クロックによりサンプリングすることによって行うよう
にしたため、低いＣ／Ｎ時でもエラーレートの低い復調
を行うことができる効果がある。
変調されたキャリアの位相判定を、キャリアに同期した
クロックによりサンプリングすることによって行うよう
にしたため、低いＣ／Ｎ時でもエラーレートの低い復調
を行うことができる効果がある。
【００４１】また、本発明によればデータ保護回路を設
けたので、低いＣ／Ｎ時のエラーレートをより一層低減
できる効果がある。
けたので、低いＣ／Ｎ時のエラーレートをより一層低減
できる効果がある。
【００４２】また、本発明の位相変調信号復調方式のデ
ータ生成回路は、Ｎ個のいずれかの検波出力の「Ｈ」レ
ベルに対応した復調コードを生成するように構成される
ので、容易に位相変調信号の復調ができる効果がある。
ータ生成回路は、Ｎ個のいずれかの検波出力の「Ｈ」レ
ベルに対応した復調コードを生成するように構成される
ので、容易に位相変調信号の復調ができる効果がある。
【００４３】また、本発明の位相変調信号復調方式の演
算回路は、４５゜移相器と位相検波器によって構成さ
れ、ＱＰＳＫ入力信号を基準クロックより４５゜位相の
進んだ信号と排他的論理和の演算をするように構成され
るので、容易に位相変調信号の位相成分が取り出せる効
果がある。
算回路は、４５゜移相器と位相検波器によって構成さ
れ、ＱＰＳＫ入力信号を基準クロックより４５゜位相の
進んだ信号と排他的論理和の演算をするように構成され
るので、容易に位相変調信号の位相成分が取り出せる効
果がある。
【００４４】また、本発明の位相変調信号復調方式の演
算回路は、±４５゜移相器によって発生された基準クロ
ックより４５゜位相の進んだ信号および４５゜位相の遅
れた信号とＱＰＳＫ入力信号とをそれぞれ位相検波器で
排他的論理和の演算をするように構成されるので、容易
に位相変調信号の位相成分が取り出せる効果がある。
算回路は、±４５゜移相器によって発生された基準クロ
ックより４５゜位相の進んだ信号および４５゜位相の遅
れた信号とＱＰＳＫ入力信号とをそれぞれ位相検波器で
排他的論理和の演算をするように構成されるので、容易
に位相変調信号の位相成分が取り出せる効果がある。
【００４５】また、本発明の位相変調信号復調方式の位
相検波器は、各入力端子毎に排他的論理和ゲート、比較
信号レジスタ、ＮＯＲゲートを有し、各位相検波器は入
力信号と前記クロック生成回路からの対応の３６０゜／
Ｎ刻みの基準クロック信号と排他的論理和演算し、その
出力をＮ倍のラッチクロックによってラッチし、その出
力のＮＯＲをとることによって、容易に入力信号の位相
情報を取り出せる効果がある。
相検波器は、各入力端子毎に排他的論理和ゲート、比較
信号レジスタ、ＮＯＲゲートを有し、各位相検波器は入
力信号と前記クロック生成回路からの対応の３６０゜／
Ｎ刻みの基準クロック信号と排他的論理和演算し、その
出力をＮ倍のラッチクロックによってラッチし、その出
力のＮＯＲをとることによって、容易に入力信号の位相
情報を取り出せる効果がある。
【００４６】また、本発明の位相変調信号復調方式の比
較信号レジスタは、Ｄフリップフロップの従属接続によ
って構成され、前記排他的論理和ゲートからの出力をＮ
倍の周波数の基準クロックによってラッチし、その出力
を前記ＮＯＲゲートに出力することによって、容易に入
力信号の位相情報を取り出せる効果がある。
較信号レジスタは、Ｄフリップフロップの従属接続によ
って構成され、前記排他的論理和ゲートからの出力をＮ
倍の周波数の基準クロックによってラッチし、その出力
を前記ＮＯＲゲートに出力することによって、容易に入
力信号の位相情報を取り出せる効果がある。
【００４７】また、本発明の位相変調信号復調方式のデ
ータ保護回路は、位相検波器から多数決判定用カウンタ
ラッチクロックαによってカウントしｎ回の判定におい
てｍ回以上の「Ｈ」出力をカウントした場合に（ｍ、ｎ
は正整数）、多数決判定で「Ｈ」を検出したものと判定
し、その判定結果は、多数決判定結果決定パルスβによ
って読み出され、その後、多数決判定用カウンタクリア
パルスγによってクリアされるので、入力信号の正確な
位相情報を取り出せる効果がある。
ータ保護回路は、位相検波器から多数決判定用カウンタ
ラッチクロックαによってカウントしｎ回の判定におい
てｍ回以上の「Ｈ」出力をカウントした場合に（ｍ、ｎ
は正整数）、多数決判定で「Ｈ」を検出したものと判定
し、その判定結果は、多数決判定結果決定パルスβによ
って読み出され、その後、多数決判定用カウンタクリア
パルスγによってクリアされるので、入力信号の正確な
位相情報を取り出せる効果がある。
【図１】 本発明の一実施例の構成を示す図である。
【図２】 本発明の他の実施例の構成を示す図である。
【図３】 本発明の位相検波器の一構成例を示す図であ
る。
る。
【図４】 本発明の位相検波器の比較信号レジスタの一
構成例を示す図である。
構成例を示す図である。
【図５】 本発明のデータ生成回路の一構成を示す図で
ある。
ある。
【図６】 本発明のデータ生成回路の論理値表を示す図
である。
である。
【図７】 本発明の動作タイミングチャートを示す図で
ある。
ある。
【図８】 本発明の演算回路の一構成例を示す図であ
る。
る。
【図９】 本発明の演算回路の他の構成例を示す図であ
る。
る。
【図１０】 図８および図９の動作タイミングチャート
を示す図である。
を示す図である。
【図１１】 クロック生成回路１０の動作タイミングチ
ャートを示す図である。
ャートを示す図である。
【図１２】 データ保護回路１１の一構成例を示す図で
ある。
ある。
【図１３】 従来の位相変調信号復調方式の構成を示す
図である。
図である。
【図１４】 従来の位相変調信号復調方式のタイミング
チャートを示す図である。
チャートを示す図である。
１ 入力端子 ２ キャリア再生ＰＬＬ ３ クロック生成回路 ４ａ，４ｂ，４ｃ，４ｄ 位相検波器 ５ データ生成回路 ６，７ データ出力端子 ８ 演算回路 ９ データクロック再生ＰＬＬ回路 １０ クロック生成回路 １１ データ保護回路 １２ 移相器 １３ａ，１３ｂ コンパレータ １４ 入力端子 １５ａ，１５ｂ，１５ｃ，１５ｄ 基準クロック入力端
子 １６ａ，１６ｂ，１６ｃ，１６ｄ 比較信号端子 １７ａ，１７ｂ，１７ｃ，１７ｄ 比較信号レジスタ １８ａ，１８ｂ，１８ｃ，１８ｄ 位相判定出力端子 ２１ 出力端子 ２２ 移相器 ２３ 位相検波器 ２４ 位相検波器 ２５ 移相器 ２６，２７ ローパスフィルタ（ＬＰＦ） ２８ ＯＲゲート ２９ａ，２９ｂ ローパスフィルタ（ＬＰＦ） ３０ ＸＯＲゲート ３１ ＮＯＲゲート ３２ 位相比較器 ３３ 可変周波数発振回路 ３４ 位相比較回路 ３５ 可変周波数発振回路 ３７ Ｒｅｓｅｔ信号端子 ３８ 比較信号ラッチクロック入力端子 ａ ４相位相変調信号 ｍ，ｎ，ｏ，ｐ 比較信号 ｑ，ｒ，ｓ，ｔ 位相判定出力 ｈ，ｉ，ｊ，ｋ 基準クロック α 多数決判定用カウンタラッチクロック β 多数決判定結果決定パルス γ 多数決判定用カウンタクリアパルス
子 １６ａ，１６ｂ，１６ｃ，１６ｄ 比較信号端子 １７ａ，１７ｂ，１７ｃ，１７ｄ 比較信号レジスタ １８ａ，１８ｂ，１８ｃ，１８ｄ 位相判定出力端子 ２１ 出力端子 ２２ 移相器 ２３ 位相検波器 ２４ 位相検波器 ２５ 移相器 ２６，２７ ローパスフィルタ（ＬＰＦ） ２８ ＯＲゲート ２９ａ，２９ｂ ローパスフィルタ（ＬＰＦ） ３０ ＸＯＲゲート ３１ ＮＯＲゲート ３２ 位相比較器 ３３ 可変周波数発振回路 ３４ 位相比較回路 ３５ 可変周波数発振回路 ３７ Ｒｅｓｅｔ信号端子 ３８ 比較信号ラッチクロック入力端子 ａ ４相位相変調信号 ｍ，ｎ，ｏ，ｐ 比較信号 ｑ，ｒ，ｓ，ｔ 位相判定出力 ｈ，ｉ，ｊ，ｋ 基準クロック α 多数決判定用カウンタラッチクロック β 多数決判定結果決定パルス γ 多数決判定用カウンタクリアパルス
Claims (8)
- 【請求項１】 Ｎ相の位相変調信号を復調する方式にお
いて入力端子から入力されるＮ相の位相変調信号に同期
したキャリアのＮ倍の周波数をもつクロック（以下再生
基準クロックという）を得るキャリア再生ＰＬＬ回路
と、 前記キャリア再生ＰＬＬ回路より得られた再生基準クロ
ックを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ
刻みになっているＮ種類のクロックを得るクロック生成
回路と、 前記クロック生成回路から得られたＮ種類のクロックと
入力Ｎ相位相変調信号とを用いてＮ相位相変調信号の位
相を検出する位相検波器と、 前記位相検波器から出力されたＮ相位相変調信号の位相
情報に基づいて、対応のディジタルデータを出力するデ
ータ生成回路と、を備えたことを特徴とする位相変調信
号復調方式。 - 【請求項２】 Ｎ相の位相変調信号を復調する方式にお
いて入力端子から入力されるＮ相の位相変調信号に同期
したキャリアのＮ倍の周波数をもつクロック（以下再生
基準クロックという）を得るキャリア再生ＰＬＬ回路
と、 前記キャリア再生ＰＬＬ回路より得られた再生基準クロ
ックを１／Ｎに分周し、お互いの位相差が３６０゜／Ｎ
刻みになっているＮ種類のクロックを得るクロック生成
回路と、 前記クロック生成回路から得られたＮ種類のクロックと
入力Ｎ相位相変調信号とを用いてＮ相位相変調信号の位
相を検出する位相検波器と、 入力信号と前記再生基準クロックとから入力信号のデー
タエッジを検出する演算回路と、 前記演算回路の出力からデータレートに同期したクロッ
クを生成するためのデータクロック再生ＰＬＬ回路と、 前記データクロック再生ＰＬＬ回路の出力によって複数
の多数決判定用のクロックを発生する第２のクロック生
成回路と、 前記位相検波器によって生成されたデータを保護するた
めのデータ保護回路と、 前記データ保護回路から出力されたＮ相位相変調信号の
位相情報に基づいて対応のディジタルデータを出力する
データ生成回路と、を有することを特徴とする位相変調
信号復調方式。 - 【請求項３】 請求項１または２記載の位相変調信号復
調方式において：前記データ生成回路は、Ｎ個のいずれ
かの検波出力レベルに対応した復調コードを生成するこ
とを特徴とする位相変調信号復調方式。 - 【請求項４】 請求項２記載の位相変調信号復調方式に
おいて：前記演算回路は、４５゜移相器と位相検波器に
よって構成され、ＱＰＳＫ入力信号を基準クロックより
４５゜位相の進んだ信号と乗算するように構成されるこ
とを特徴とする位相変調信号復調方式。 - 【請求項５】 請求項２記載の位相変調信号復調方式に
おいて：前記演算回路は、±４５゜移相器によって発生
された基準クロックより４５゜位相の進んだ信号および
４５゜位相の遅れた信号とＱＰＳＫ入力信号とをそれぞ
れ位相検波器で乗算するように構成されることを特徴と
する位相変調信号復調方式。 - 【請求項６】 請求項１または２記載の位相変調信号復
調方式において：前記位相検波器は、各入力端子毎に排
他的論理和ゲート、比較信号レジスタ、論理ゲートを有
し、各位相検波器は入力信号と前記クロック生成回路か
らの対応の３６０゜／Ｎ刻みの基準クロック信号と排他
的論理和演算し、その出力をＮ倍のラッチクロックによ
ってラッチし、その出力を論理演算することによって入
力信号の位相情報を得ることを特徴とする位相変調信号
復調方式。 - 【請求項７】 請求項６記載の位相変調信号復調方式に
おいて：前記比較信号レジスタは、Ｄフリップフロップ
の従属接続によって構成され、前記排他的論理和ゲート
からの出力をＮ倍の周波数の基準クロックによってラッ
チし、その結果を前記論理ゲートに出力することを特徴
とする位相変調信号復調方式。 - 【請求項８】 請求項２から７のいずれかに記載の位相
変調信号復調方式において：前記データ保護回路は、各
入力端子毎に、ＮＡＮＤゲート、Ｔフリップフロップの
従属接続によって構成され、前記位相検波器からの出力
を第２のクロック生成回路によって発生された多数決判
定用カウンタラッチクロックαによってカウントしｎ回
の判定においてｍ回以上同一の判定出力をカウントした
場合に（ｍ、ｎは正整数）、多数決判定で位相情報の判
定結果を確定したものとし、その判定結果は、多数決判
定結果決定パルスβによって読み出され、その後、多数
決判定用カウンタクリアパルスγによってクリアされる
ことを特徴とする位相変調信号復調方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12010395A JP3414052B2 (ja) | 1995-05-18 | 1995-05-18 | 位相変調信号復調方式 |
| US08/527,043 US5614861A (en) | 1995-05-18 | 1995-09-12 | N-phase modulated signal demodulation system with carrier reproduction |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12010395A JP3414052B2 (ja) | 1995-05-18 | 1995-05-18 | 位相変調信号復調方式 |
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| Publication Number | Publication Date |
|---|---|
| JPH08317005A true JPH08317005A (ja) | 1996-11-29 |
| JP3414052B2 JP3414052B2 (ja) | 2003-06-09 |
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ID=14778003
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| JP (1) | JP3414052B2 (ja) |
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