JPH08320924A - 図形処理システム - Google Patents
図形処理システムInfo
- Publication number
- JPH08320924A JPH08320924A JP15098795A JP15098795A JPH08320924A JP H08320924 A JPH08320924 A JP H08320924A JP 15098795 A JP15098795 A JP 15098795A JP 15098795 A JP15098795 A JP 15098795A JP H08320924 A JPH08320924 A JP H08320924A
- Authority
- JP
- Japan
- Prior art keywords
- fifo
- status information
- full
- command
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Processing (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵ側に仮想ＧＡ（グラフィックアクセラ
レータ）ステータス情報を用意し、ＧＡのＦＩＦＯの状
態の参照に要するＣＰＵの負荷を軽減する。 【構成】 ＧＡコマンド変換手段２１は利用者プログラ
ム１０からの図形コマンドをＧＡコマンドに変換し、Ｇ
Ａステータス情報判定手段２２は仮想ＧＡステータス情
報２４がＦＩＦＯ−ＮＯＴ−ＦＵＬＬならばＧＡコマン
ドをＦＩＦＯ５１に転送し、ＧＡ描画手段５２はＦＩＦ
Ｏ５１からＧＡコマンドを取り出して描画イメージを生
成しＦＲＢ（フレームバッファ）６０上に展開する。Ｇ
Ａステータス情報設定手段５３はＦＩＦＯ５１がＦＩＦ
Ｏ−ＦＵＬＬおよびＦＩＦＯ−ＮＯＴ−ＦＵＬＬになっ
たときにＣＰＵにＨＷ（ハードウェア）割込みを上げ、
仮想ＧＡステータス情報設定手段２３は仮想ＧＡステー
タス情報２４をＦＩＦＯ−ＦＵＬＬまたはＦＩＦＯ−Ｎ
ＯＴ−ＦＵＬＬに設定する。
レータ）ステータス情報を用意し、ＧＡのＦＩＦＯの状
態の参照に要するＣＰＵの負荷を軽減する。 【構成】 ＧＡコマンド変換手段２１は利用者プログラ
ム１０からの図形コマンドをＧＡコマンドに変換し、Ｇ
Ａステータス情報判定手段２２は仮想ＧＡステータス情
報２４がＦＩＦＯ−ＮＯＴ−ＦＵＬＬならばＧＡコマン
ドをＦＩＦＯ５１に転送し、ＧＡ描画手段５２はＦＩＦ
Ｏ５１からＧＡコマンドを取り出して描画イメージを生
成しＦＲＢ（フレームバッファ）６０上に展開する。Ｇ
Ａステータス情報設定手段５３はＦＩＦＯ５１がＦＩＦ
Ｏ−ＦＵＬＬおよびＦＩＦＯ−ＮＯＴ−ＦＵＬＬになっ
たときにＣＰＵにＨＷ（ハードウェア）割込みを上げ、
仮想ＧＡステータス情報設定手段２３は仮想ＧＡステー
タス情報２４をＦＩＦＯ−ＦＵＬＬまたはＦＩＦＯ−Ｎ
ＯＴ−ＦＵＬＬに設定する。
Description
【０００１】
【産業上の利用分野】本発明は図形処理システムに関
し、特に中央処理装置（以下、ＣＰＵと略記する）とは
異なるグラフィックアクセラレータ（以下、ＧＡと略記
する）をハードウェアとして実装している図形処理シス
テムに関する。
し、特に中央処理装置（以下、ＣＰＵと略記する）とは
異なるグラフィックアクセラレータ（以下、ＧＡと略記
する）をハードウェアとして実装している図形処理シス
テムに関する。
【０００２】
【従来の技術】従来、ＣＰＵとは別に１つ以上のプロセ
ッサおよびメモリを備え図形描画処理を高速に行うＧＡ
をハードウェアとして実装している図形処理システムで
は、ＣＰＵから一まとめのＧＡコマンドをＧＡのＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）に転送す
るときに、ＧＡの持つＧＡステータス情報をバスを介し
て参照し、ＦＩＦＯ−ＦＵＬＬでない（ＦＩＦＯ−ＮＯ
Ｔ−ＦＵＬＬ）であることを確認した後に一まとめのＧ
ＡコマンドをＦＩＦＯに転送していた。
ッサおよびメモリを備え図形描画処理を高速に行うＧＡ
をハードウェアとして実装している図形処理システムで
は、ＣＰＵから一まとめのＧＡコマンドをＧＡのＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）に転送す
るときに、ＧＡの持つＧＡステータス情報をバスを介し
て参照し、ＦＩＦＯ−ＦＵＬＬでない（ＦＩＦＯ−ＮＯ
Ｔ−ＦＵＬＬ）であることを確認した後に一まとめのＧ
ＡコマンドをＦＩＦＯに転送していた。
【０００３】
【発明が解決しようとする課題】上述した従来の図形処
理システムでは、一まとめのＧＡコマンドをＧＡのＦＩ
ＦＯに転送するたびにＧＡの持つＧＡステータス情報を
バスを介して参照して一まとめのＧＡコマンドがＦＩＦ
Ｏに転送可能な状態であることを確認した後にＦＩＦＯ
にＧＡコマンドを転送していたので、ＧＡステータス情
報を参照するためのＣＰＵの負荷が大きく、効率的に一
まとめのＧＡコマンドをＦＩＦＯに転送できないという
問題点があった。
理システムでは、一まとめのＧＡコマンドをＧＡのＦＩ
ＦＯに転送するたびにＧＡの持つＧＡステータス情報を
バスを介して参照して一まとめのＧＡコマンドがＦＩＦ
Ｏに転送可能な状態であることを確認した後にＦＩＦＯ
にＧＡコマンドを転送していたので、ＧＡステータス情
報を参照するためのＣＰＵの負荷が大きく、効率的に一
まとめのＧＡコマンドをＦＩＦＯに転送できないという
問題点があった。
【０００４】本発明の目的は、上述の点に鑑み、ＣＰＵ
がＧＡのＧＡステータス情報をバスを介して参照するの
ではなく、ＣＰＵ側に仮想ＧＡステータス情報を用意す
ることで、ＧＡのＦＩＦＯの状態の参照に要するＣＰＵ
の負荷を大きく軽減するようにした図形処理システムを
提供することにある。
がＧＡのＧＡステータス情報をバスを介して参照するの
ではなく、ＣＰＵ側に仮想ＧＡステータス情報を用意す
ることで、ＧＡのＦＩＦＯの状態の参照に要するＣＰＵ
の負荷を大きく軽減するようにした図形処理システムを
提供することにある。
【０００５】なお、先行技術として、特開平１−１２５
６１９号公報に開示された「グラフィックディスプレイ
装置」があるが、この装置は、ＦＩＦＯを備えるグラフ
ィック処理部と、ＦＩＦＯに図形情報を送るデータ転送
制御部とからなるものの、ダイレクトメモリアクセス
（ＤＭＡ）によりデータ転送する際のオーバーヘッドを
極小化するようにしたものであり、本願発明とは、目
的，構成および効果を異にするものである。
６１９号公報に開示された「グラフィックディスプレイ
装置」があるが、この装置は、ＦＩＦＯを備えるグラフ
ィック処理部と、ＦＩＦＯに図形情報を送るデータ転送
制御部とからなるものの、ダイレクトメモリアクセス
（ＤＭＡ）によりデータ転送する際のオーバーヘッドを
極小化するようにしたものであり、本願発明とは、目
的，構成および効果を異にするものである。
【０００６】
【課題を解決するための手段】本発明の図形処理システ
ムは、ＣＰＵがＦＩＦＯにＧＡコマンドを転送し、ＧＡ
がＦＩＦＯからＧＡコマンドを取り出して図形描画処理
を行う図形処理システムにおいて、ＧＡが、ＦＩＦＯか
らＧＡコマンドを取り出して描画イメージを生成しフレ
ームバッファ上に展開するＧＡ描画手段と、ＦＩＦＯが
ＦＩＦＯ−ＦＵＬＬになったときにＣＰＵにＨＷ割込み
を上げ、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬ後のＦＩＦＯ−
ＥＮＰＴＹになったときにＣＰＵにＨＷ割込みを上げる
ＧＡステータス情報設定手段とを有し、ＣＰＵが、利用
者プログラムからの図形コマンドからＧＡコマンドを生
成するＧＡコマンド変換手段と、仮想ＧＡステータス情
報がＦＩＦＯ−ＦＵＬＬならばＦＩＦＯ−ＮＯＴ−ＦＵ
ＬＬとなるまで待ち合わせ、仮想ＧＡステータス情報が
ＦＩＦＯ−ＮＯＴ−ＦＵＬＬならば前記ＧＡコマンド変
換手段によって生成されたＧＡコマンドをＦＩＦＯに転
送するＧＡステータス情報判定手段と、ＧＡからのＨＷ
割込みがＦＩＦＯ−ＦＵＬＬに起因する割込みならば仮
想ＧＡステータス情報にＦＩＦＯ−ＦＵＬＬを設定し、
ＦＩＦＯ−ＥＮＰＴＹに起因する割込みならば仮想ＧＡ
ステータス情報にＦＩＦＯ−ＮＯＴ−ＦＵＬＬを設定す
る仮想ＧＡステータス情報設定手段とを有する。
ムは、ＣＰＵがＦＩＦＯにＧＡコマンドを転送し、ＧＡ
がＦＩＦＯからＧＡコマンドを取り出して図形描画処理
を行う図形処理システムにおいて、ＧＡが、ＦＩＦＯか
らＧＡコマンドを取り出して描画イメージを生成しフレ
ームバッファ上に展開するＧＡ描画手段と、ＦＩＦＯが
ＦＩＦＯ−ＦＵＬＬになったときにＣＰＵにＨＷ割込み
を上げ、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬ後のＦＩＦＯ−
ＥＮＰＴＹになったときにＣＰＵにＨＷ割込みを上げる
ＧＡステータス情報設定手段とを有し、ＣＰＵが、利用
者プログラムからの図形コマンドからＧＡコマンドを生
成するＧＡコマンド変換手段と、仮想ＧＡステータス情
報がＦＩＦＯ−ＦＵＬＬならばＦＩＦＯ−ＮＯＴ−ＦＵ
ＬＬとなるまで待ち合わせ、仮想ＧＡステータス情報が
ＦＩＦＯ−ＮＯＴ−ＦＵＬＬならば前記ＧＡコマンド変
換手段によって生成されたＧＡコマンドをＦＩＦＯに転
送するＧＡステータス情報判定手段と、ＧＡからのＨＷ
割込みがＦＩＦＯ−ＦＵＬＬに起因する割込みならば仮
想ＧＡステータス情報にＦＩＦＯ−ＦＵＬＬを設定し、
ＦＩＦＯ−ＥＮＰＴＹに起因する割込みならば仮想ＧＡ
ステータス情報にＦＩＦＯ−ＮＯＴ−ＦＵＬＬを設定す
る仮想ＧＡステータス情報設定手段とを有する。
【０００７】
【作用】本発明の図形処理システムでは、ＧＡコマンド
変換手段が利用者プログラムからの図形コマンドからＧ
Ａコマンドを生成し、ＧＡステータス情報判定手段が仮
想ＧＡステータス情報がＦＩＦＯ−ＦＵＬＬならばＦＩ
ＦＯ−ＮＯＴ−ＦＵＬＬとなるまで待ち合わせ、仮想Ｇ
Ａステータス情報がＦＩＦＯ−ＮＯＴ−ＦＵＬＬならば
ＧＡコマンド変換手段によって生成されたＧＡコマンド
をＦＩＦＯに転送し、ＧＡ描画手段がＦＩＦＯからＧＡ
コマンドを取り出して描画イメージを生成しフレームバ
ッファ上に展開する。また、ＧＡステータス情報設定手
段がＦＩＦＯがＦＩＦＯ−ＦＵＬＬになったときにＣＰ
ＵにＨＷ割込みを上げ、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬ
後のＦＩＦＯ−ＥＮＰＴＹになったときにＣＰＵにＨＷ
割込みを上げ、仮想ＧＡステータス情報設定手段がＧＡ
からのＨＷ割込みがＦＩＦＯ−ＦＵＬＬに起因する割込
みならば仮想ＧＡステータス情報にＦＩＦＯ−ＦＵＬＬ
を設定し、ＦＩＦＯ−ＥＮＰＴＹに起因する割込みなら
ば仮想ＧＡステータス情報にＦＩＦＯ−ＮＯＴ−ＦＵＬ
Ｌを設定する。
変換手段が利用者プログラムからの図形コマンドからＧ
Ａコマンドを生成し、ＧＡステータス情報判定手段が仮
想ＧＡステータス情報がＦＩＦＯ−ＦＵＬＬならばＦＩ
ＦＯ−ＮＯＴ−ＦＵＬＬとなるまで待ち合わせ、仮想Ｇ
Ａステータス情報がＦＩＦＯ−ＮＯＴ−ＦＵＬＬならば
ＧＡコマンド変換手段によって生成されたＧＡコマンド
をＦＩＦＯに転送し、ＧＡ描画手段がＦＩＦＯからＧＡ
コマンドを取り出して描画イメージを生成しフレームバ
ッファ上に展開する。また、ＧＡステータス情報設定手
段がＦＩＦＯがＦＩＦＯ−ＦＵＬＬになったときにＣＰ
ＵにＨＷ割込みを上げ、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬ
後のＦＩＦＯ−ＥＮＰＴＹになったときにＣＰＵにＨＷ
割込みを上げ、仮想ＧＡステータス情報設定手段がＧＡ
からのＨＷ割込みがＦＩＦＯ−ＦＵＬＬに起因する割込
みならば仮想ＧＡステータス情報にＦＩＦＯ−ＦＵＬＬ
を設定し、ＦＩＦＯ−ＥＮＰＴＹに起因する割込みなら
ば仮想ＧＡステータス情報にＦＩＦＯ−ＮＯＴ−ＦＵＬ
Ｌを設定する。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００９】図１は、本発明の一実施例に係る図形処理
システムの構成を示すブロック図である。本実施例の図
形処理システムは、利用者プログラム１０と、図形処理
部２０と、ＧＡ５０と、フレームバッファ（以下、ＦＲ
Ｂと略記する）６０と、図形表示装置７０とから、その
主要部が構成されている。なお、利用者プログラム１０
および図形処理部２０は、ＣＰＵ（図示せず）側で動作
している。また、ＣＰＵはハードウェア（以下、ＨＷと
略記する）割込み用の２つの入力端子を、ＧＡ５０はＨ
Ｗ割込み用の２つの出力端子を備えていて、ＣＰＵとＧ
Ａ５０とは互いに２本の割込み信号線で接続されてい
る。
システムの構成を示すブロック図である。本実施例の図
形処理システムは、利用者プログラム１０と、図形処理
部２０と、ＧＡ５０と、フレームバッファ（以下、ＦＲ
Ｂと略記する）６０と、図形表示装置７０とから、その
主要部が構成されている。なお、利用者プログラム１０
および図形処理部２０は、ＣＰＵ（図示せず）側で動作
している。また、ＣＰＵはハードウェア（以下、ＨＷと
略記する）割込み用の２つの入力端子を、ＧＡ５０はＨ
Ｗ割込み用の２つの出力端子を備えていて、ＣＰＵとＧ
Ａ５０とは互いに２本の割込み信号線で接続されてい
る。
【００１０】図形処理部２０は、ＧＡコマンド変換手段
２１と、ＧＡステータス情報判定手段２２と、仮想ＧＡ
ステータス情報設定手段２３と、仮想ＧＡステータス情
報２４とを含んで構成されている。
２１と、ＧＡステータス情報判定手段２２と、仮想ＧＡ
ステータス情報設定手段２３と、仮想ＧＡステータス情
報２４とを含んで構成されている。
【００１１】ＧＡ５０は、ＦＩＦＯ５１と、ＧＡ描画手
段５２と、ＧＡステータス情報設定手段５３と、ＧＡス
テータス情報５４とを含んで構成されている。
段５２と、ＧＡステータス情報設定手段５３と、ＧＡス
テータス情報５４とを含んで構成されている。
【００１２】図２を参照すると、ＧＡコマンド変換手段
２１の処理は、ＧＡコマンド列生成ステップ２１１から
なる。
２１の処理は、ＧＡコマンド列生成ステップ２１１から
なる。
【００１３】図３を参照すると、ＧＡステータス情報設
定手段２２の処理は、ＦＩＦＯ−ＦＵＬＬ判定ステップ
２２１と、ＧＡコマンド転送ステップ２２２とからな
る。
定手段２２の処理は、ＦＩＦＯ−ＦＵＬＬ判定ステップ
２２１と、ＧＡコマンド転送ステップ２２２とからな
る。
【００１４】図４を参照すると、仮想ＧＡステータス情
報設定手段２３の処理は、ＦＩＦＯ−ＦＵＬＬ割込み受
取り判定ステップ３１１と、ＦＩＦＯ−ＦＵＬＬ設定ス
テップ３１２と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ設定ステ
ップ３１３とからなる。
報設定手段２３の処理は、ＦＩＦＯ−ＦＵＬＬ割込み受
取り判定ステップ３１１と、ＦＩＦＯ−ＦＵＬＬ設定ス
テップ３１２と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ設定ステ
ップ３１３とからなる。
【００１５】図５を参照すると、ＧＡ描画手段５２の処
理は、ＧＡコマンド取出しステップ５２１と、描画イメ
ージ生成ステップ５２２と、描画イメージ展開ステップ
５２３とからなる。
理は、ＧＡコマンド取出しステップ５２１と、描画イメ
ージ生成ステップ５２２と、描画イメージ展開ステップ
５２３とからなる。
【００１６】図６を参照すると、ＧＡステータス情報設
定手段５３の処理は、ＦＩＦＯ−ＦＵＬＬ設定ステップ
５３１と、ＦＩＦＯ−ＦＵＬＬ割込みステップ５３２
と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ設定ステップ５３３
と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ割込みステップ５３４
とからなる。
定手段５３の処理は、ＦＩＦＯ−ＦＵＬＬ設定ステップ
５３１と、ＦＩＦＯ−ＦＵＬＬ割込みステップ５３２
と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ設定ステップ５３３
と、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬ割込みステップ５３４
とからなる。
【００１７】次に、このように構成された本実施例の図
形処理システムの動作について説明する。
形処理システムの動作について説明する。
【００１８】利用者プログラム１０から図形処理部２０
に図形コマンドが渡されると、ＧＡコマンド変換手段２
１は、利用者プログラム１０からの図形コマンドからＦ
ＩＦＯ５１に転送するＧＡコマンド列を生成する（ステ
ップ２１１）。
に図形コマンドが渡されると、ＧＡコマンド変換手段２
１は、利用者プログラム１０からの図形コマンドからＦ
ＩＦＯ５１に転送するＧＡコマンド列を生成する（ステ
ップ２１１）。
【００１９】ＧＡコマンド列が生成されたとき、あるい
はＧＡコマンド列が一まとまりのＧＡコマンドとなった
ときに、ＧＡステータス情報判定手段２２は、仮想ＧＡ
ステータス情報２４がＦＩＦＯ−ＦＵＬＬならば（ステ
ップ２２１でイエス）、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬに
なるまで待ち合わせ、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬなら
ば（ステップ２２１でノー）、一まとまりのＧＡコマン
ドをＧＡ５０のＦＩＦＯ５１に転送する（ステップ２２
２）。
はＧＡコマンド列が一まとまりのＧＡコマンドとなった
ときに、ＧＡステータス情報判定手段２２は、仮想ＧＡ
ステータス情報２４がＦＩＦＯ−ＦＵＬＬならば（ステ
ップ２２１でイエス）、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬに
なるまで待ち合わせ、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬなら
ば（ステップ２２１でノー）、一まとまりのＧＡコマン
ドをＧＡ５０のＦＩＦＯ５１に転送する（ステップ２２
２）。
【００２０】ＧＡ５０のＧＡ描画手段５２は、ＦＩＦＯ
５１からＧＡコマンドを取り出し（ステップ５２１）、
取り出したＧＡコマンドから描画イメージを生成し（ス
テップ５２２）、その生成した描画イメージをＦＲＢ６
０上に展開する（ステップ５２３）。これにより、図形
表示装置７０上に描画が行われる。
５１からＧＡコマンドを取り出し（ステップ５２１）、
取り出したＧＡコマンドから描画イメージを生成し（ス
テップ５２２）、その生成した描画イメージをＦＲＢ６
０上に展開する（ステップ５２３）。これにより、図形
表示装置７０上に描画が行われる。
【００２１】一方、ＧＡステータス情報設定手段５３
は、ＦＩＦＯ５１がＦＩＦＯ−ＦＵＬＬの格納位置にな
ったときに発生する電気信号によってＧＡステータス情
報５４をＦＩＦＯ−ＦＵＬＬに設定した後に（ステップ
５３１）、ＣＰＵ側にＨＷ割込みを上げる（ステップ５
３２）。また、ＦＩＦＯ５１がＦＩＦＯ−ＦＵＬＬ後の
ＦＩＦＯ−ＥＮＰＴＹの格納位置になったときに発生す
る電気信号によってＧＡステータス情報５４をＦＩＦＯ
−ＮＯＴ−ＦＵＬＬに設定した後に（ステップ５３
３）、ＣＰＵ側にＨＷ割込みを上げる（ステップ５３
４）。
は、ＦＩＦＯ５１がＦＩＦＯ−ＦＵＬＬの格納位置にな
ったときに発生する電気信号によってＧＡステータス情
報５４をＦＩＦＯ−ＦＵＬＬに設定した後に（ステップ
５３１）、ＣＰＵ側にＨＷ割込みを上げる（ステップ５
３２）。また、ＦＩＦＯ５１がＦＩＦＯ−ＦＵＬＬ後の
ＦＩＦＯ−ＥＮＰＴＹの格納位置になったときに発生す
る電気信号によってＧＡステータス情報５４をＦＩＦＯ
−ＮＯＴ−ＦＵＬＬに設定した後に（ステップ５３
３）、ＣＰＵ側にＨＷ割込みを上げる（ステップ５３
４）。
【００２２】ＧＡ５０からのＨＷ割込みを受けると、図
形処理部２０の仮想ＧＡステータス情報設定手段２３
は、ＦＩＦＯ−ＦＵＬＬに起因するＨＷ割込みならば
（ステップ３１１でイエス）、仮想ＧＡステータス情報
２４にＦＩＦＯ−ＦＵＬＬを設定し（ステップ３１
２）、ＦＩＦＯ−ＥＮＰＴＹに起因する割込みならば
（ステップ３１１でノー）、仮想ＧＡステータス情報２
４にＦＩＦＯ−ＮＯＴ−ＦＵＬＬを設定する（ステップ
３１３）。
形処理部２０の仮想ＧＡステータス情報設定手段２３
は、ＦＩＦＯ−ＦＵＬＬに起因するＨＷ割込みならば
（ステップ３１１でイエス）、仮想ＧＡステータス情報
２４にＦＩＦＯ−ＦＵＬＬを設定し（ステップ３１
２）、ＦＩＦＯ−ＥＮＰＴＹに起因する割込みならば
（ステップ３１１でノー）、仮想ＧＡステータス情報２
４にＦＩＦＯ−ＮＯＴ−ＦＵＬＬを設定する（ステップ
３１３）。
【００２３】図７は、本実施例の図形処理システムの動
作の一例を示すタイミングチャートである。からへ
は時間の順に並べてあるとする。
作の一例を示すタイミングチャートである。からへ
は時間の順に並べてあるとする。
【００２４】で、図形処理部２０では、ＧＡステータ
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックし、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬであるので、
でＦＩＦＯ５１に一まとまりのＧＡコマンドを転送して
いる。
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックし、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬであるので、
でＦＩＦＯ５１に一まとまりのＧＡコマンドを転送して
いる。
【００２５】で、ＧＡ５０では、ＦＩＦＯ５１にＦＩ
ＦＯ−ＦＵＬＬが発生し、ＧＡステータス情報設定手段
５３によりＨＷ割込みが図形処理部２０に通知され、仮
想ＧＡステータス情報設定手段２３により仮想ＧＡステ
ータス情報２４がＦＩＦＯ−ＦＵＬＬの状態に更新され
る。
ＦＯ−ＦＵＬＬが発生し、ＧＡステータス情報設定手段
５３によりＨＷ割込みが図形処理部２０に通知され、仮
想ＧＡステータス情報設定手段２３により仮想ＧＡステ
ータス情報２４がＦＩＦＯ−ＦＵＬＬの状態に更新され
る。
【００２６】で、図形処理部２０では、ＧＡステータ
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックするが、ＦＩＦＯ−ＦＵＬＬとなっているので、
ＦＩＦＯ−ＮＯＴ−ＦＵＬＬとなるまでＧＡコマンドの
転送が待ち合わされる。
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックするが、ＦＩＦＯ−ＦＵＬＬとなっているので、
ＦＩＦＯ−ＮＯＴ−ＦＵＬＬとなるまでＧＡコマンドの
転送が待ち合わされる。
【００２７】のときに、ＧＡ５０では、ＦＩＦＯ５１
にＦＩＦＯ−ＥＮＰＴＹが発生し、ＧＡステータス情報
設定手段５３によりＨＷ割込みが図形処理部２０に通知
され、仮想ＧＡステータス情報設定手段２３により仮想
ＧＡステータス情報２４がＦＩＦＯ−ＮＯＴ−ＦＵＬＬ
の状態に更新される。
にＦＩＦＯ−ＥＮＰＴＹが発生し、ＧＡステータス情報
設定手段５３によりＨＷ割込みが図形処理部２０に通知
され、仮想ＧＡステータス情報設定手段２３により仮想
ＧＡステータス情報２４がＦＩＦＯ−ＮＯＴ−ＦＵＬＬ
の状態に更新される。
【００２８】で、図形処理部２０では、ＧＡステータ
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックし、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬであるので、
でＦＩＦＯ５１に１まとまりのＧＡコマンドを転送して
いる。
ス情報判定手段２２が仮想ＧＡステータス情報２４をチ
ェックし、ＦＩＦＯ−ＮＯＴ−ＦＵＬＬであるので、
でＦＩＦＯ５１に１まとまりのＧＡコマンドを転送して
いる。
【００２９】なお、上記実施例では、ＧＡ５０において
ＧＡステータス情報５４を設定するようにしたが、ＨＷ
割込み障害等が発生した場合以外はＧＡステータス情報
５４は参照されることがないので、ＧＡステータス情報
５４の設定を省略することもできる。
ＧＡステータス情報５４を設定するようにしたが、ＨＷ
割込み障害等が発生した場合以外はＧＡステータス情報
５４は参照されることがないので、ＧＡステータス情報
５４の設定を省略することもできる。
【００３０】
【発明の効果】以上説明したように本発明は、ＣＰＵ側
に仮想ＧＡステータス情報を用意し、ＧＡのＦＩＦＯの
状態をＨＷ割込みによってＣＰＵ側に通知して仮想ＧＡ
ステータス情報を設定するようにしたことにより、ＣＰ
Ｕがバスを介してＧＡのＧＡステータス情報を直接参照
する場合に比べてきわめて高速にＦＩＦＯの状態を知る
ことができ、ＧＡのＦＩＦＯの状態の参照に要するＣＰ
Ｕの負荷を大きく軽減して、ＣＰＵからＧＡコマンドを
より効率的にＧＡのＦＩＦＯに転送することができると
いう効果がある。
に仮想ＧＡステータス情報を用意し、ＧＡのＦＩＦＯの
状態をＨＷ割込みによってＣＰＵ側に通知して仮想ＧＡ
ステータス情報を設定するようにしたことにより、ＣＰ
Ｕがバスを介してＧＡのＧＡステータス情報を直接参照
する場合に比べてきわめて高速にＦＩＦＯの状態を知る
ことができ、ＧＡのＦＩＦＯの状態の参照に要するＣＰ
Ｕの負荷を大きく軽減して、ＣＰＵからＧＡコマンドを
より効率的にＧＡのＦＩＦＯに転送することができると
いう効果がある。
【図１】本発明の一実施例に係る図形処理システムの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１中のＧＡコマンド変換手段の処理を示す流
れ図である。
れ図である。
【図３】図１中のＧＡステータス情報判定手段の処理を
示す流れ図である。
示す流れ図である。
【図４】図１中の仮想ＧＡステータス情報設定手段の処
理を示す流れ図である。
理を示す流れ図である。
【図５】図１中のＧＡ描画手段の処理を示す流れ図であ
る。
る。
【図６】図１中のＧＡステータス情報設定手段の処理を
示す流れ図である。
示す流れ図である。
【図７】本実施例の図形処理システムの動作の一例を示
すタイミングチャートである。
すタイミングチャートである。
１０ 利用者プログラム ２０ 図形処理部 ２１ ＧＡコマンド変換手段 ２２ ＧＡステータス情報判定手段 ２３ 仮想ＧＡステータス情報設定手段 ２４ 仮想ＧＡステータス情報 ５０ ＧＡ ５１ ＦＩＦＯ ５２ ＧＡ描画手段 ５３ ＧＡステータス情報設定手段 ５４ ＧＡステータス情報 ６０ ＦＲＢ ７０ 図形表示装置
Claims (2)
- 【請求項１】 ＣＰＵがＦＩＦＯにＧＡコマンドを転送
し、ＧＡがＦＩＦＯからＧＡコマンドを取り出して図形
描画処理を行う図形処理システムにおいて、 ＧＡが、ＦＩＦＯからＧＡコマンドを取り出して描画イ
メージを生成しフレームバッファ上に展開するＧＡ描画
手段と、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬになったときに
ＣＰＵにＨＷ割込みを上げ、ＦＩＦＯがＦＩＦＯ−ＦＵ
ＬＬ後のＦＩＦＯ−ＥＮＰＴＹになったときにＣＰＵに
ＨＷ割込みを上げるＧＡステータス情報設定手段とを有
し、 ＣＰＵが、利用者プログラムからの図形コマンドからＧ
Ａコマンドを生成するＧＡコマンド変換手段と、仮想Ｇ
Ａステータス情報がＦＩＦＯ−ＦＵＬＬならばＦＩＦＯ
−ＮＯＴ−ＦＵＬＬとなるまで待ち合わせ、仮想ＧＡス
テータス情報がＦＩＦＯ−ＮＯＴ−ＦＵＬＬならば前記
ＧＡコマンド変換手段によって生成されたＧＡコマンド
をＦＩＦＯに転送するＧＡステータス情報判定手段と、
ＧＡからのＨＷ割込みがＦＩＦＯ−ＦＵＬＬに起因する
割込みならば仮想ＧＡステータス情報にＦＩＦＯ−ＦＵ
ＬＬを設定し、ＦＩＦＯ−ＥＮＰＴＹに起因する割込み
ならば仮想ＧＡステータス情報にＦＩＦＯ−ＮＯＴ−Ｆ
ＵＬＬを設定する仮想ＧＡステータス情報設定手段とを
有することを特徴とする図形処理システム。 - 【請求項２】 前記ＧＡステータス情報設定手段が、Ｆ
ＩＦＯがＦＩＦＯ−ＦＵＬＬになったときにＧＡステー
タス情報をＦＩＦＯ−ＦＵＬＬに設定した後にＣＰＵに
ＨＷ割込みを上げ、ＦＩＦＯがＦＩＦＯ−ＦＵＬＬ後の
ＦＩＦＯ−ＥＮＰＴＹになったときにＧＡステータス情
報をＦＩＦＯ−ＮＯＴ−ＦＵＬＬに設定した後にＣＰＵ
にＨＷ割込みを上げる請求項１記載の図形処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15098795A JPH08320924A (ja) | 1995-05-25 | 1995-05-25 | 図形処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15098795A JPH08320924A (ja) | 1995-05-25 | 1995-05-25 | 図形処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320924A true JPH08320924A (ja) | 1996-12-03 |
Family
ID=15508813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15098795A Pending JPH08320924A (ja) | 1995-05-25 | 1995-05-25 | 図形処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08320924A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793566A (ja) * | 1993-09-28 | 1995-04-07 | Toshiba Corp | グラフィック描画装置 |
| JPH07104734A (ja) * | 1993-10-07 | 1995-04-21 | Fujitsu Ltd | 図形データ並列処理表示装置 |
-
1995
- 1995-05-25 JP JP15098795A patent/JPH08320924A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793566A (ja) * | 1993-09-28 | 1995-04-07 | Toshiba Corp | グラフィック描画装置 |
| JPH07104734A (ja) * | 1993-10-07 | 1995-04-21 | Fujitsu Ltd | 図形データ並列処理表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10269165A (ja) | 情報処理装置および方法 | |
| KR980700629A (ko) | 메모리 대역폭 최적화 (memory bandwidth optimization) | |
| JPH08320924A (ja) | 図形処理システム | |
| JPH06325182A (ja) | グラフィックス描画方法及びその装置と計算機システム | |
| JP2768352B2 (ja) | 図形描画処理システム | |
| JP3282205B2 (ja) | 受信データ処理方式及び通信制御装置 | |
| JPH0628322A (ja) | 情報処理装置 | |
| JPH09288559A (ja) | 図形描画処理方式 | |
| JPS63147247A (ja) | デ−タフオ−マツトの変換装置 | |
| JP2638505B2 (ja) | バスインタフェース装置 | |
| JPH06268690A (ja) | Ｌａｎ制御プロセッサ | |
| JP2925049B2 (ja) | 入力バッファ制御方式 | |
| JP3844024B2 (ja) | 印刷装置 | |
| JP3202769B2 (ja) | バーストリード処理装置 | |
| JPH0726754Y2 (ja) | 入力処理装置 | |
| JPH05324547A (ja) | データ転送方式 | |
| JPH0256022A (ja) | プリンタ出力転送制御装置 | |
| JPH1115778A (ja) | バス上の高速データ転送方式 | |
| JP2000003285A (ja) | 割り込み処理方法および割り込み回路 | |
| JPS61223965A (ja) | デ−タ転送回路 | |
| JP2003186666A (ja) | マイクロコンピュータおよびｄｍａ制御回路 | |
| JPH1153131A (ja) | 印刷装置 | |
| JPH10207711A (ja) | シーケンス制御方法および装置 | |
| JPH06348431A (ja) | クライアント・サーバ・システムにおける印字方式 | |
| JPH09128260A (ja) | 監視システム |