JPH08321601A - Ｍｏｓ半導体装置 - Google Patents
Ｍｏｓ半導体装置Info
- Publication number
- JPH08321601A JPH08321601A JP12603995A JP12603995A JPH08321601A JP H08321601 A JPH08321601 A JP H08321601A JP 12603995 A JP12603995 A JP 12603995A JP 12603995 A JP12603995 A JP 12603995A JP H08321601 A JPH08321601 A JP H08321601A
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- Japan
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- region
- breakdown voltage
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】第一導電型の半導体基板の表面層に、第二導電
型チャネル領域、その内部に高不純物濃度のウェル領
域、表面層に第一導電型ソース領域、さらに表面上のＭ
ＯＳ構造を備えたＦＥＴのセル構造のチャネル領域の角
部への電界集中を防ぎ、耐圧を向上させる。 【構成】内部にｐ+ ウェル領域２とｎソース領域４とを
有するｐチャネル領域３をストライプ状とし、その端は
連結して、最外周部を除き凸状部をなくする。従来のよ
うに凸状部への電界の集中がなくなるので耐圧が向上す
る。同じ耐圧定格に対し従来より比抵抗の低い結晶が使
用でき、オン抵抗が低減できる。
型チャネル領域、その内部に高不純物濃度のウェル領
域、表面層に第一導電型ソース領域、さらに表面上のＭ
ＯＳ構造を備えたＦＥＴのセル構造のチャネル領域の角
部への電界集中を防ぎ、耐圧を向上させる。 【構成】内部にｐ+ ウェル領域２とｎソース領域４とを
有するｐチャネル領域３をストライプ状とし、その端は
連結して、最外周部を除き凸状部をなくする。従来のよ
うに凸状部への電界の集中がなくなるので耐圧が向上す
る。同じ耐圧定格に対し従来より比抵抗の低い結晶が使
用でき、オン抵抗が低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の表面層に
分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲート
をもつ複数のソース領域が設けられるＭＯＳ電界効果ト
ランジスタ（以下ＭＯＳＦＥＴという）、絶縁ゲートバ
イポーラトランジスタなどのＭＯＳ型半導体装置に関す
る。
分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲート
をもつ複数のソース領域が設けられるＭＯＳ電界効果ト
ランジスタ（以下ＭＯＳＦＥＴという）、絶縁ゲートバ
イポーラトランジスタなどのＭＯＳ型半導体装置に関す
る。
【０００２】
【従来の技術】スイッチング回路において、オン抵抗の
低さやスイッチング速度の速さからＭＯＳ半導体装置が
多用されている。図４（ａ）〜（ｃ）はＭＯＳ半導体装
置の一つである従来のＭＯＳＦＥＴの例を示し、（ａ）
は平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、（ｃ）は
（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ型半導体
層１の表面層に複数のｐ+ ウェル領域とその周囲のｐチ
ャネル領域３がほぼ正方形に形成され、さらにその表面
層にｎソース領域４が形成されている。そして、例えば
多結晶シリコンからなるゲート電極５がｐチャネル領域
３のｎソース領域４とｎ型層１の露出部とに挟まれた部
分の上にゲート酸化膜６を介して設けられている。ｐ+
ウェル領域２およびｎソース領域４に共通に接触して、
Ａｌ−Ｓｉ合金からなるソース電極８が設けられ、ホウ
素燐シリカガラス（ＢＰＳＧ）からなる層間絶縁膜７に
よって絶縁されて、ゲート電極５の上に延長されてい
る。図示していないが、ｎ型半導体層１の裏側にＡｌ−
Ｓｉ合金からなるドレイン電極が設けられている。図の
ようなｐチャネル領域３の上下にｎソース領域４、ソー
ス電極８などをもった単位の構造をセル構造と呼ぶこと
にする。図４（ａ）に方形のセル構造を描き、説明も方
形としているが、実際の半導体装置においては、コーナ
ー部が直角或いはそれ以下の角度をもつことは少なく、
通常、多少丸みをもったアール形状とするか、角を少し
削って八角形にすることが多い。ここでは、また以降で
も、二組の平行線からなる四辺の主辺をもち、それらの
延長が直角に近い角度で交わるものを方形と呼ぶ。実際
のＭＯＳＦＥＴにおいては、このようなセル構造が多数
並置されている。なお、ｎ型層１は、ｎ型半導体基板自
体でも、ｐ型或いはｎ型半導体基板上にエピタキシャル
法等により積層された半導体層でもよい。
低さやスイッチング速度の速さからＭＯＳ半導体装置が
多用されている。図４（ａ）〜（ｃ）はＭＯＳ半導体装
置の一つである従来のＭＯＳＦＥＴの例を示し、（ａ）
は平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、（ｃ）は
（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ型半導体
層１の表面層に複数のｐ+ ウェル領域とその周囲のｐチ
ャネル領域３がほぼ正方形に形成され、さらにその表面
層にｎソース領域４が形成されている。そして、例えば
多結晶シリコンからなるゲート電極５がｐチャネル領域
３のｎソース領域４とｎ型層１の露出部とに挟まれた部
分の上にゲート酸化膜６を介して設けられている。ｐ+
ウェル領域２およびｎソース領域４に共通に接触して、
Ａｌ−Ｓｉ合金からなるソース電極８が設けられ、ホウ
素燐シリカガラス（ＢＰＳＧ）からなる層間絶縁膜７に
よって絶縁されて、ゲート電極５の上に延長されてい
る。図示していないが、ｎ型半導体層１の裏側にＡｌ−
Ｓｉ合金からなるドレイン電極が設けられている。図の
ようなｐチャネル領域３の上下にｎソース領域４、ソー
ス電極８などをもった単位の構造をセル構造と呼ぶこと
にする。図４（ａ）に方形のセル構造を描き、説明も方
形としているが、実際の半導体装置においては、コーナ
ー部が直角或いはそれ以下の角度をもつことは少なく、
通常、多少丸みをもったアール形状とするか、角を少し
削って八角形にすることが多い。ここでは、また以降で
も、二組の平行線からなる四辺の主辺をもち、それらの
延長が直角に近い角度で交わるものを方形と呼ぶ。実際
のＭＯＳＦＥＴにおいては、このようなセル構造が多数
並置されている。なお、ｎ型層１は、ｎ型半導体基板自
体でも、ｐ型或いはｎ型半導体基板上にエピタキシャル
法等により積層された半導体層でもよい。
【０００３】
【発明が解決しようとする課題】スイッチング回路の損
失を低減するために、ＭＯＳＦＥＴのオン抵抗は低いほ
うが望ましく、そのようなＭＯＳＦＥＴを得るために、
各メーカーはセルの微細化等様々な改善を行ってきてい
る。一方、ＭＯＳＦＥＴの耐圧に関しては、理論値に対
して例えば２５０ＶクラスのＭＯＳＦＥＴで約７％の耐
圧低下が見られた。耐圧に影響する最重要な因子とし
て、結晶の比抵抗があり、理論値に対し数％比抵抗の高
い結晶を使用することにより、耐圧定格を満足すること
もできるが、そうするとオン抵抗も上がってしまうとい
う問題が生じていた。
失を低減するために、ＭＯＳＦＥＴのオン抵抗は低いほ
うが望ましく、そのようなＭＯＳＦＥＴを得るために、
各メーカーはセルの微細化等様々な改善を行ってきてい
る。一方、ＭＯＳＦＥＴの耐圧に関しては、理論値に対
して例えば２５０ＶクラスのＭＯＳＦＥＴで約７％の耐
圧低下が見られた。耐圧に影響する最重要な因子とし
て、結晶の比抵抗があり、理論値に対し数％比抵抗の高
い結晶を使用することにより、耐圧定格を満足すること
もできるが、そうするとオン抵抗も上がってしまうとい
う問題が生じていた。
【０００４】以上の問題に鑑みて、本発明の目的は、耐
圧低下を抑え、理論値に近い耐圧を実現することによっ
て、ＭＯＳ半導体装置の耐圧を高めることにある。
圧低下を抑え、理論値に近い耐圧を実現することによっ
て、ＭＯＳ半導体装置の耐圧を高めることにある。
【０００５】
【課題を解決するための手段】上記の問題の耐圧低下の
原因を調査したところ、従来の方形のトランジスタセル
の場合、ｎ型層１の表面層に形成されたｐチャネル領域
３およびｐ+ ウェル領域２のｐ型領域がｎ型層１に対し
て外に凸状のコーナー部をもち、そのコーナー部に電界
が集中して耐圧低下が起きることがわかった。
原因を調査したところ、従来の方形のトランジスタセル
の場合、ｎ型層１の表面層に形成されたｐチャネル領域
３およびｐ+ ウェル領域２のｐ型領域がｎ型層１に対し
て外に凸状のコーナー部をもち、そのコーナー部に電界
が集中して耐圧低下が起きることがわかった。
【０００６】そこで、上記の問題を解決するため、本発
明は、第一導電型半導体層の表面層に形成された第二導
電型チャネル領域と、そのチャネル領域の表面層に形成
された第一導電型ソース領域と、第一導電型ソース領域
と第一導電型半導体層の表面露出部とに挟まれた第二導
電型チャネル領域の表面上にゲート酸化膜を介して設け
られたゲート電極と、第一導電型ソース領域と第二導電
型チャネル領域とに共通に接触するソース電極とを有す
るＭＯＳ半導体装置において、第二導電型チャネル領域
が最外周部を除いて平面図上でほぼ１８０度以上の角度
で交わる直線およびそれらをつなぐ曲線で構成されてい
るものとする。
明は、第一導電型半導体層の表面層に形成された第二導
電型チャネル領域と、そのチャネル領域の表面層に形成
された第一導電型ソース領域と、第一導電型ソース領域
と第一導電型半導体層の表面露出部とに挟まれた第二導
電型チャネル領域の表面上にゲート酸化膜を介して設け
られたゲート電極と、第一導電型ソース領域と第二導電
型チャネル領域とに共通に接触するソース電極とを有す
るＭＯＳ半導体装置において、第二導電型チャネル領域
が最外周部を除いて平面図上でほぼ１８０度以上の角度
で交わる直線およびそれらをつなぐ曲線で構成されてい
るものとする。
【０００７】
【作用】上記の手段を講じて第二導電型チャネル領域が
平面図上でほぼ１８０度以上の角度で交わる直線および
それらをつなぐ曲線で構成されているＭＯＳ半導体装置
とすれば、第二導電型チャネル領域が第一導電型半導体
層に対して最外周部を除いて外に凸状のコーナー部をも
つことはなく、従って、そのコーナー部に電界が集中す
ることがなくなる。最外周部においては、第二導電型チ
ャネル領域は凸状のコーナー部をもつが、小さな曲率と
して電界集中を避けることができる。
平面図上でほぼ１８０度以上の角度で交わる直線および
それらをつなぐ曲線で構成されているＭＯＳ半導体装置
とすれば、第二導電型チャネル領域が第一導電型半導体
層に対して最外周部を除いて外に凸状のコーナー部をも
つことはなく、従って、そのコーナー部に電界が集中す
ることがなくなる。最外周部においては、第二導電型チ
ャネル領域は凸状のコーナー部をもつが、小さな曲率と
して電界集中を避けることができる。
【０００８】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１は、本発明第一の実施例のＭＯＳ
ＦＥＴのゲート酸化膜やソース電極等の上部構造を除い
た平面図であり、図４と共通の部分には、同一の符号が
付されている。図１において、ｎ型半導体層１の表面層
にｐチャネル領域３が形成され、そのｐチャネル領域３
の内部にほぼ方形環状のｎソース領域４とｐ+ ウェル領
域２が見られる。ｐチャネル領域３は直線で構成されて
いてストライプ状になっている。各部の寸法は、例え
ば、ｐチャネル領域３の幅が３０μｍで、ｎソース領域
４の幅は２０μｍ、長さは１００μｍである。図示して
いないがストライプの端は互いに接続されていて環状に
なっている。
ついて説明する。図１は、本発明第一の実施例のＭＯＳ
ＦＥＴのゲート酸化膜やソース電極等の上部構造を除い
た平面図であり、図４と共通の部分には、同一の符号が
付されている。図１において、ｎ型半導体層１の表面層
にｐチャネル領域３が形成され、そのｐチャネル領域３
の内部にほぼ方形環状のｎソース領域４とｐ+ ウェル領
域２が見られる。ｐチャネル領域３は直線で構成されて
いてストライプ状になっている。各部の寸法は、例え
ば、ｐチャネル領域３の幅が３０μｍで、ｎソース領域
４の幅は２０μｍ、長さは１００μｍである。図示して
いないがストライプの端は互いに接続されていて環状に
なっている。
【０００９】図３に、同一の仕様のウェハを使用した場
合の従来の方形のセルをもつＭＯＳＦＥＴと図１の実施
例のストライプ状のＭＯＳＦＥＴの耐圧分布を示す。点
線で示した従来のＭＯＳＦＥＴに比べ、実線で示した図
１の実施例のＭＯＳＦＥＴは約１８Ｖ高い耐圧を示して
いることがわかる。この差は、従来、ｎ型層１に対しｐ
チャネル領域３が凸状（直角）に構成されていて、その
コーナー部に電界が集中して、耐圧が低下していたが、
このように、ＭＯＳＦＥＴのｐチャネル領域３をストラ
イプ状にして、凸状（直角）部を無くすことにより、電
界が均一化され、耐圧が向上するためである。なお、最
外周部のコーナー部では、ｐチャネル領域３が凸状にな
つているが、曲率を小さくしているので、電界が集中し
て耐圧が低下することはない。
合の従来の方形のセルをもつＭＯＳＦＥＴと図１の実施
例のストライプ状のＭＯＳＦＥＴの耐圧分布を示す。点
線で示した従来のＭＯＳＦＥＴに比べ、実線で示した図
１の実施例のＭＯＳＦＥＴは約１８Ｖ高い耐圧を示して
いることがわかる。この差は、従来、ｎ型層１に対しｐ
チャネル領域３が凸状（直角）に構成されていて、その
コーナー部に電界が集中して、耐圧が低下していたが、
このように、ＭＯＳＦＥＴのｐチャネル領域３をストラ
イプ状にして、凸状（直角）部を無くすことにより、電
界が均一化され、耐圧が向上するためである。なお、最
外周部のコーナー部では、ｐチャネル領域３が凸状にな
つているが、曲率を小さくしているので、電界が集中し
て耐圧が低下することはない。
【００１０】逆に、従来使用してきたウェハより一ラン
ク下の耐圧のＭＯＳＦＥＴ用の比抵抗の低い結晶を使用
することができ、これによりオン抵抗を低減することが
可能となる。図２（ａ）は、本発明第二の実施例のＭＯ
ＳＦＥＴの上部構造を除いた平面図を示す。このＭＯＳ
ＦＥＴのｐチャネル領域３は、ストライプ状でｎ型層１
に対して凸状部をもたない。更に、この実施例では、図
２（ｂ）のＡ−Ａ線断面図に見られるように、ｐ+ ウェ
ル領域２が途切れている。ｎソース領域４の間の表面上
には幅の狭いゲート電極１１があって、ｐチャネル領域
３のストライプの両側のゲート電極をつないでいる。ｎ
ソース領域４の間のｐチャネル領域３は、プロセス中に
拡散領域でつながったものである。
ク下の耐圧のＭＯＳＦＥＴ用の比抵抗の低い結晶を使用
することができ、これによりオン抵抗を低減することが
可能となる。図２（ａ）は、本発明第二の実施例のＭＯ
ＳＦＥＴの上部構造を除いた平面図を示す。このＭＯＳ
ＦＥＴのｐチャネル領域３は、ストライプ状でｎ型層１
に対して凸状部をもたない。更に、この実施例では、図
２（ｂ）のＡ−Ａ線断面図に見られるように、ｐ+ ウェ
ル領域２が途切れている。ｎソース領域４の間の表面上
には幅の狭いゲート電極１１があって、ｐチャネル領域
３のストライプの両側のゲート電極をつないでいる。ｎ
ソース領域４の間のｐチャネル領域３は、プロセス中に
拡散領域でつながったものである。
【００１１】この実施例では、第一の実施例と同様の効
果が得られる上に、この細いゲート電極の下をも電流が
流れるので、オン抵抗が更に低減でき、更にｐチャネル
領域３のストライプの両側のゲート電極をつなぐことに
よって、ゲート電極に印加するバイアスが均一化される
という利点もある。本発明は、各拡散領域を形成するた
めのマスクを変えるだけで実施でき、従来使用してきた
設備を変えたり、新たな設備を備えたりする必要はな
く、製造コストが上がることはない。むしろ比抵抗の低
い結晶は一般に安価であり、コストダウンにつながる。
果が得られる上に、この細いゲート電極の下をも電流が
流れるので、オン抵抗が更に低減でき、更にｐチャネル
領域３のストライプの両側のゲート電極をつなぐことに
よって、ゲート電極に印加するバイアスが均一化される
という利点もある。本発明は、各拡散領域を形成するた
めのマスクを変えるだけで実施でき、従来使用してきた
設備を変えたり、新たな設備を備えたりする必要はな
く、製造コストが上がることはない。むしろ比抵抗の低
い結晶は一般に安価であり、コストダウンにつながる。
【００１２】以上ＭＯＳＦＥＴを例に説明してきたが、
本発明はＭＯＳＦＥＴに限らず、ＭＯＳ構造のゲートを
もつ絶縁ゲートバイポーラトランジスタやＭＣＴ（ＭＯ
Ｓ制御サイリスタ）等のＭＯＳ半導体装置にも適用で
き、同様の効果が得られるものである。
本発明はＭＯＳＦＥＴに限らず、ＭＯＳ構造のゲートを
もつ絶縁ゲートバイポーラトランジスタやＭＣＴ（ＭＯ
Ｓ制御サイリスタ）等のＭＯＳ半導体装置にも適用で
き、同様の効果が得られるものである。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳ半導体装置の第二導電型チャネル領域を最外周部
を除いて平面図上でほぼ１８０度以上の角度で交わる直
線およびそれらをつなぐ曲線で構成することによって、
電界の集中が抑制され、耐圧が向上する。このことによ
り、従来使用していたウェハより比抵抗の低い結晶を使
用することができ、オン抵抗を低減することが可能とな
る。また、比抵抗の低い結晶の使用は、コストの低減に
もつながる。
ＭＯＳ半導体装置の第二導電型チャネル領域を最外周部
を除いて平面図上でほぼ１８０度以上の角度で交わる直
線およびそれらをつなぐ曲線で構成することによって、
電界の集中が抑制され、耐圧が向上する。このことによ
り、従来使用していたウェハより比抵抗の低い結晶を使
用することができ、オン抵抗を低減することが可能とな
る。また、比抵抗の低い結晶の使用は、コストの低減に
もつながる。
【図１】本発明の一実施例のＭＯＳＦＥＴの上部構造を
除いた平面図
除いた平面図
【図２】（ａ）は本発明の別の実施例のＭＯＳＦＥＴの
上部構造を除いた平面図、（ｂ）は、Ａ−Ａ線における
断面図
上部構造を除いた平面図、（ｂ）は、Ａ−Ａ線における
断面図
【図３】図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴの耐
圧分布の比較図
圧分布の比較図
【図４】従来のＭＯＳＦＥＴの（ａ）は上部構造を除い
た平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、（ｃ）は
（ａ）のＤ−Ｄ線断面図
た平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、（ｃ）は
（ａ）のＤ−Ｄ線断面図
１ ｎ型層 ２ ｐ+ ウェル領域 ３ ｐチャネル領域 ４ ｎソース領域 ５ ゲート電極 ６ ゲート酸化膜 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 １１ 狭いゲート電極
Claims (1)
- 【請求項１】第一導電型半導体層の表面層に形成された
第二導電型チャネル領域と、そのチャネル領域の表面層
に形成された第一導電型ソース領域と、第一導電型ソー
ス領域と第一導電型半導体層の表面露出部とに挟まれた
第二導電型チャネル領域の表面上にゲート酸化膜を介し
て設けられたゲート電極と、第一導電型ソース領域と第
二導電型チャネル領域とに共通に接触するソース電極と
を有するものにおいて、第二導電型チャネル領域が最外
周部を除いて平面図上でほぼ１８０度以上の角度で交わ
る直線およびそれらをつなぐ曲線で構成されていること
を特徴とするＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12603995A JPH08321601A (ja) | 1995-05-25 | 1995-05-25 | Ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12603995A JPH08321601A (ja) | 1995-05-25 | 1995-05-25 | Ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321601A true JPH08321601A (ja) | 1996-12-03 |
Family
ID=14925158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12603995A Pending JPH08321601A (ja) | 1995-05-25 | 1995-05-25 | Ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321601A (ja) |
-
1995
- 1995-05-25 JP JP12603995A patent/JPH08321601A/ja active Pending
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