JPH0832372A - Ｍｏｓ ｏｔａ - Google Patents
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- JPH0832372A JPH0832372A JP6182877A JP18287794A JPH0832372A JP H0832372 A JPH0832372 A JP H0832372A JP 6182877 A JP6182877 A JP 6182877A JP 18287794 A JP18287794 A JP 18287794A JP H0832372 A JPH0832372 A JP H0832372A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩ化に適し、線形動作入力電圧の広いＭ
ＯＳ ＯＴＡの実現。 【構成】 ＭＯＳ ＯＴＡは２乗回路の出力電流で差動
対を駆動し、当該ＭＯＳ差動対に線形増幅動作を行わせ
るが、２乗回路を構成する２つの差動回路のそれぞれ
が、２つのカレントミラー回路によるブーストラッピン
グ・ループを有し、差動対（Ｍ１、Ｍ２）（Ｍ３、Ｍ
４）を構成する一方のトランジスタ（Ｍ２、Ｍ３）のド
レイン電流と等しい電流（ダイナミックバイアス電流）
と定電流Ｉ0 との和電流で駆動されると共に、２つの差
動回路の出力端（Ｍ９、Ｍ１４）を共通接続してある。
入力信号（電圧Ｖi ）は２つの差動回路に逆相で印加さ
れる。
ＯＳ ＯＴＡの実現。 【構成】 ＭＯＳ ＯＴＡは２乗回路の出力電流で差動
対を駆動し、当該ＭＯＳ差動対に線形増幅動作を行わせ
るが、２乗回路を構成する２つの差動回路のそれぞれ
が、２つのカレントミラー回路によるブーストラッピン
グ・ループを有し、差動対（Ｍ１、Ｍ２）（Ｍ３、Ｍ
４）を構成する一方のトランジスタ（Ｍ２、Ｍ３）のド
レイン電流と等しい電流（ダイナミックバイアス電流）
と定電流Ｉ0 との和電流で駆動されると共に、２つの差
動回路の出力端（Ｍ９、Ｍ１４）を共通接続してある。
入力信号（電圧Ｖi ）は２つの差動回路に逆相で印加さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を線形増
幅する差動増幅器たるＯＴＡ（OperationalTransconduc
tance Amplifier）に係り、特に半導体集積回路上に形
成されるＭＯＳトランジスタで構成されるＭＯＳ ＯＴ
Ａに関する。
幅する差動増幅器たるＯＴＡ（OperationalTransconduc
tance Amplifier）に係り、特に半導体集積回路上に形
成されるＭＯＳトランジスタで構成されるＭＯＳ ＯＴ
Ａに関する。
【０００２】
【従来の技術】ＭＯＳ ＯＴＡの最初の提案者は、Nedu
ngadi 等である（IEEE Transactionson Circuits and S
ystem,Vol.CAS-31,No.10,pp.891-894,Oct.1984 ）。図
６は、上記文献に掲載のものであるが、このNedungadi
等の提案に係るＭＯＳ ＯＴＡは、（Ｍ２１、Ｍ２４）
（Ｍ２２、Ｍ２５）の２つの不平衡差動対で構成される
不平衡型交差接続クァッドセルを２乗回路として用い、
その出力電流（テール電流）で差動対（Ｍ２６、Ｍ２
７）を駆動し、バイアスを最適化して差動対（Ｍ２６、
Ｍ２７）に所定入力電圧範囲において線形増幅動作を行
わせるようにした差動増幅器である。なお、Ｍ２３はＡ
点のレベルをＢ点のレベルにシフトするものであると記
されている。
ngadi 等である（IEEE Transactionson Circuits and S
ystem,Vol.CAS-31,No.10,pp.891-894,Oct.1984 ）。図
６は、上記文献に掲載のものであるが、このNedungadi
等の提案に係るＭＯＳ ＯＴＡは、（Ｍ２１、Ｍ２４）
（Ｍ２２、Ｍ２５）の２つの不平衡差動対で構成される
不平衡型交差接続クァッドセルを２乗回路として用い、
その出力電流（テール電流）で差動対（Ｍ２６、Ｍ２
７）を駆動し、バイアスを最適化して差動対（Ｍ２６、
Ｍ２７）に所定入力電圧範囲において線形増幅動作を行
わせるようにした差動増幅器である。なお、Ｍ２３はＡ
点のレベルをＢ点のレベルにシフトするものであると記
されている。
【０００３】図６に示すＭＯＳ ＯＴＡで行われる差動
対のバイアス最適化を上記文献の記載内容を解釈して示
すと以下のようになる。まず、図６の構成を離れて、Ｍ
ＯＳ差動対を線形増幅動作させるに必要なＭＯＳ２乗回
路の出力電流（ＭＯＳ差動対のテール電流）の条件は次
のように求められる。
対のバイアス最適化を上記文献の記載内容を解釈して示
すと以下のようになる。まず、図６の構成を離れて、Ｍ
ＯＳ差動対を線形増幅動作させるに必要なＭＯＳ２乗回
路の出力電流（ＭＯＳ差動対のテール電流）の条件は次
のように求められる。
【０００４】同一チップ上では、素子間の整合性は良い
と仮定し、チャネル長変調と基板効果を無視すると、飽
和領域で動作するＭＯＳトランジスタのドレイン電流Ｉ
Diとゲート・ソース間電圧ＶGSi との関係は、２乗則に
従うものとすれば、数式１で示される。なお、数式１に
おいて、βはトランスコンダクタンス・パラメータで、
キャリアの実効モビリティをμ、単位面積当たりのゲー
ト酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬとし
て、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。また、ＶTH
はスレッショルド電圧である。
と仮定し、チャネル長変調と基板効果を無視すると、飽
和領域で動作するＭＯＳトランジスタのドレイン電流Ｉ
Diとゲート・ソース間電圧ＶGSi との関係は、２乗則に
従うものとすれば、数式１で示される。なお、数式１に
おいて、βはトランスコンダクタンス・パラメータで、
キャリアの実効モビリティをμ、単位面積当たりのゲー
ト酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬとし
て、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。また、ＶTH
はスレッショルド電圧である。
【０００５】
【数１】 ＩDi＝β（ＶGSi −ＶTH）2 （ＶGSi ≧ＶTH） ＩDi＝０ （ＶGSi ≦ＶTH）
【０００６】また、テール電流ＩSSで駆動されるＭＯＳ
差動対の差動出力電流ΔＩD は、数式２のように表せ
る。
差動対の差動出力電流ΔＩD は、数式２のように表せ
る。
【０００７】
【数２】
【０００８】従って、入力電圧の２乗特性を持つテール
電流で駆動すれば、ＭＯＳ差動対のトランスコンダクタ
ンスの非線形性を完全に補償することができ、最適化バ
イアス差動対のテール電流ＩSSの条件は、数式３で示さ
れる。
電流で駆動すれば、ＭＯＳ差動対のトランスコンダクタ
ンスの非線形性を完全に補償することができ、最適化バ
イアス差動対のテール電流ＩSSの条件は、数式３で示さ
れる。
【０００９】
【数３】ＩSS＝Ｉ0 ＋（１／２）βＶi 2
【００１０】そうすると、図６に示すNedungadi 等の提
案に係るＭＯＳ ＯＴＡでは次のようになる。即ち、
（Ｍ２１、Ｍ２４）（Ｍ２２、Ｍ２５）の２つの不平衡
差動対で構成される不平衡型交差接続クァッドセルの出
力電流ＩL は、Ｍ２１とＭ２２のドレイン電流をＩ
D21 、ＩD22 とすると、ＩL ＝ａＩ−（ＩD21 ＋Ｉ
D22 ）となるが、これは入力電圧Ｖi の範囲により数式
４、数式５、数式６のようになる。
案に係るＭＯＳ ＯＴＡでは次のようになる。即ち、
（Ｍ２１、Ｍ２４）（Ｍ２２、Ｍ２５）の２つの不平衡
差動対で構成される不平衡型交差接続クァッドセルの出
力電流ＩL は、Ｍ２１とＭ２２のドレイン電流をＩ
D21 、ＩD22 とすると、ＩL ＝ａＩ−（ＩD21 ＋Ｉ
D22 ）となるが、これは入力電圧Ｖi の範囲により数式
４、数式５、数式６のようになる。
【００１１】
【数４】
【００１２】
【数５】
【００１３】
【数６】
【００１４】従って、ＭＯＳ差動対（Ｍ２６、Ｍ２７）
を不平衡型交差接続クァッドセルの出力電流ＩL で駆動
してバイアスを最適化するには、数式４が数式３に等し
くなければならないから、テール電流ＩSSを数式７のよ
うに設定する必要がある。
を不平衡型交差接続クァッドセルの出力電流ＩL で駆動
してバイアスを最適化するには、数式４が数式３に等し
くなければならないから、テール電流ＩSSを数式７のよ
うに設定する必要がある。
【００１５】
【数７】
【００１６】そうすれば、数式８に示す入力電圧範囲に
わたりトランスコンダクタンスを一定値（数式９）にで
きる。
わたりトランスコンダクタンスを一定値（数式９）にで
きる。
【００１７】
【数８】│Ｖi │≦√｛（ｎ＋１）Ｉ／（ｎβ）｝
【００１８】
【数９】 ｇm ＝√［｛ａ−２ｎ／（ｎ＋１）｝（Ｉ／β）］
【００１９】この時、数式７において、入力電圧Ｖi の
２乗の項の係数を等しくする必要があるから、数式１０
とおいて、ｎを求めると、ｎ＝１＋２／√３（＝２．１
５４７）となる。
２乗の項の係数を等しくする必要があるから、数式１０
とおいて、ｎを求めると、ｎ＝１＋２／√３（＝２．１
５４７）となる。
【００２０】
【数１０】
【００２１】Nedungadi 等は、図７に示すように、ｎ＝
２、ｎ＝２．１、ｎ＝２．１５５、ｎ＝２．２、ｎ＝
２．３の各場合についてＳＰＩＣＥシミュレーションを
行い、トランスコンダクタンスの非線形誤差がｎ＝２．
１５５の場合に０．１％以下になることを述べている。
２、ｎ＝２．１、ｎ＝２．１５５、ｎ＝２．２、ｎ＝
２．３の各場合についてＳＰＩＣＥシミュレーションを
行い、トランスコンダクタンスの非線形誤差がｎ＝２．
１５５の場合に０．１％以下になることを述べている。
【００２２】
【発明が解決しようとする課題】Nedungadi 等の提案に
係るＭＯＳ ＯＴＡでは、差動対のバイアスを最適化す
るには不平衡型交差接続クァッドセルを構成する不平衡
差動対のトランジスタの能力（Ｗ／Ｌ）の比を１：（１
＋２／√３）に設定する必要があるが、この値では事実
上ＬＳＩ化できないという問題がある。なお、ｎの値を
整数値に丸め込むと、当然のことながら直線性が犠牲に
なるので妥当でない。
係るＭＯＳ ＯＴＡでは、差動対のバイアスを最適化す
るには不平衡型交差接続クァッドセルを構成する不平衡
差動対のトランジスタの能力（Ｗ／Ｌ）の比を１：（１
＋２／√３）に設定する必要があるが、この値では事実
上ＬＳＩ化できないという問題がある。なお、ｎの値を
整数値に丸め込むと、当然のことながら直線性が犠牲に
なるので妥当でない。
【００２３】本発明は、このように問題に鑑みなされた
もので、その目的は、ＬＳＩ化に好適で、かつ、広い入
力電圧範囲にわたって良好な直線性が得られるＭＯＳ
ＯＴＡを提供することにある。
もので、その目的は、ＬＳＩ化に好適で、かつ、広い入
力電圧範囲にわたって良好な直線性が得られるＭＯＳ
ＯＴＡを提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するため
に本発明のＭＯＳ ＯＴＡは次の如き構成を有する。即
ち、本発明のＭＯＳ ＯＴＡは、入力信号が印加される
ＭＯＳ差動対を、前記入力信号を乗算するＭＯＳ２乗回
路の出力電流で駆動し、当該ＭＯＳ差動対に線形増幅動
作を行わせるようにしたＭＯＳ ＯＴＡにおいて； Ｍ
ＯＳ２乗回路は、２つの差動回路のそれぞれが、２つの
カレントミラー回路によるブーストラッピング・ループ
を有し、差動対を構成する一方のトランジスタのドレイ
ン電流と等しい電流と定電流との和電流で駆動されると
共に、２つの差動回路の出力端を共通接続してある；
ことを特徴とするものである。
に本発明のＭＯＳ ＯＴＡは次の如き構成を有する。即
ち、本発明のＭＯＳ ＯＴＡは、入力信号が印加される
ＭＯＳ差動対を、前記入力信号を乗算するＭＯＳ２乗回
路の出力電流で駆動し、当該ＭＯＳ差動対に線形増幅動
作を行わせるようにしたＭＯＳ ＯＴＡにおいて； Ｍ
ＯＳ２乗回路は、２つの差動回路のそれぞれが、２つの
カレントミラー回路によるブーストラッピング・ループ
を有し、差動対を構成する一方のトランジスタのドレイ
ン電流と等しい電流と定電流との和電流で駆動されると
共に、２つの差動回路の出力端を共通接続してある；
ことを特徴とするものである。
【００２５】そして、本発明のＭＯＳ ＯＴＡは、２つ
の差動回路のそれぞれにおいて、カレントミラー回路の
差動対側のトランジスタと出力側のトランジスタは、能
力が４：１である場合、または、ゲート同士及びソース
同士を共通接続した４個のトランジスタの共通接続ソー
スを２つの差動回路の共通接続出力端に接続し、当該４
個のトランジスタの１つのドレイン電流をＭＯＳ差動対
の駆動電流とする場合、更にＭＯＳ２乗回路の入力信号
電圧は、ＭＯＳ差動対の入力信号電圧の半分である場
合、ＭＯＳ差動対を構成するトランジスタの能力は、Ｍ
ＯＳ２乗回路の２つの差動回路の各差動対を構成するト
ランジスタの能力の４倍である場合がある。
の差動回路のそれぞれにおいて、カレントミラー回路の
差動対側のトランジスタと出力側のトランジスタは、能
力が４：１である場合、または、ゲート同士及びソース
同士を共通接続した４個のトランジスタの共通接続ソー
スを２つの差動回路の共通接続出力端に接続し、当該４
個のトランジスタの１つのドレイン電流をＭＯＳ差動対
の駆動電流とする場合、更にＭＯＳ２乗回路の入力信号
電圧は、ＭＯＳ差動対の入力信号電圧の半分である場
合、ＭＯＳ差動対を構成するトランジスタの能力は、Ｍ
ＯＳ２乗回路の２つの差動回路の各差動対を構成するト
ランジスタの能力の４倍である場合がある。
【００２６】
【作用】次に、前記の如く構成される本発明のＭＯＳ
ＯＴＡの作用を説明する。本発明では、２乗回路を構成
する２つの差動回路それぞれの差動対を構成する一方の
トランジスタのドレイン電流と等しい電流と定電流との
和電流で駆動されるその差動対の一方のドレイン電流は
２乗特性を持つが、電気的にプログラムできるパラメー
タで規定できるので、回路設計が可能であり、従ってＬ
ＳＩ化に適している。また、前記数式３の成立する入力
電圧範囲を広くできる。なお、電源電圧を低くできる利
点もある。
ＯＴＡの作用を説明する。本発明では、２乗回路を構成
する２つの差動回路それぞれの差動対を構成する一方の
トランジスタのドレイン電流と等しい電流と定電流との
和電流で駆動されるその差動対の一方のドレイン電流は
２乗特性を持つが、電気的にプログラムできるパラメー
タで規定できるので、回路設計が可能であり、従ってＬ
ＳＩ化に適している。また、前記数式３の成立する入力
電圧範囲を広くできる。なお、電源電圧を低くできる利
点もある。
【００２７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明が対象とするＭＯＳ ＯＴＡの基
本概念図である。この基本概念図は、前述した図６に示
すＭＯＳ ＯＴＡに基づき作成されたものである。即
ち、このＭＯＳ ＯＴＡは、入力信号（電圧Ｖi ）が印
加されるＭＯＳ差動対（Ｍ２６、Ｍ２７）を、入力信号
（電圧Ｖi ）を乗算するＭＯＳ２乗回路１が出力する前
記数式３に示すテール電流ＩSSで駆動してバイアスの最
適化を図り、当該ＭＯＳ差動対に図２の実線で示す入出
力特性に基づき線形増幅動作を行わせる差動増幅器であ
る。
する。図１は、本発明が対象とするＭＯＳ ＯＴＡの基
本概念図である。この基本概念図は、前述した図６に示
すＭＯＳ ＯＴＡに基づき作成されたものである。即
ち、このＭＯＳ ＯＴＡは、入力信号（電圧Ｖi ）が印
加されるＭＯＳ差動対（Ｍ２６、Ｍ２７）を、入力信号
（電圧Ｖi ）を乗算するＭＯＳ２乗回路１が出力する前
記数式３に示すテール電流ＩSSで駆動してバイアスの最
適化を図り、当該ＭＯＳ差動対に図２の実線で示す入出
力特性に基づき線形増幅動作を行わせる差動増幅器であ
る。
【００２８】図２において、破線はＭＯＳ差動対を定電
流で駆動した場合の入出力特性を示し、入力電圧範囲が
±１に至る前に直線性がなくなるのに対し、バイアスの
最適化により直線動作範囲が実線で示すように±√２ま
で拡大されることが示されている。但し、直線動作範囲
の端部において微係数が不連続となっている点で、図２
の実線で示す特性はいわば理想的な状態を示していると
いうことができるが、本発明は、直線動作範囲をこの理
想的な状態に近付け得るＭＯＳ ＯＴＡを提供しようと
するものである。
流で駆動した場合の入出力特性を示し、入力電圧範囲が
±１に至る前に直線性がなくなるのに対し、バイアスの
最適化により直線動作範囲が実線で示すように±√２ま
で拡大されることが示されている。但し、直線動作範囲
の端部において微係数が不連続となっている点で、図２
の実線で示す特性はいわば理想的な状態を示していると
いうことができるが、本発明は、直線動作範囲をこの理
想的な状態に近付け得るＭＯＳ ＯＴＡを提供しようと
するものである。
【００２９】図３は、本発明のＭＯＳ ＯＴＡで用いる
２乗回路の一例を示す。図３において、一方の差動回路
の差動対（Ｍ１、Ｍ２）では、Ｍ１はドレインが電源Ｖ
ＤＤに直接接続され、Ｍ２のドレインと電源ＶＤＤとの
間にカレントミラー回路（Ｍ５、Ｍ６）が設けられ、こ
の差動対（Ｍ１、Ｍ２）の共通接続ソースとアース間に
定電流源Ｉ0 とカレントミラー回路（Ｍ７、Ｍ８、Ｍ
９）が設けられ、差動対の一方のトランジスタＭ２とカ
レントミラー回路（Ｍ５、Ｍ６）と同（Ｍ７、Ｍ８）と
で電流ブーストラッピング・ループを形成している。な
お、Ｍ９は、カレントミラー回路の出力側トランジスタ
であり、Ｍ７は、カレントミラー回路の差動対側トラン
ジスタである。
２乗回路の一例を示す。図３において、一方の差動回路
の差動対（Ｍ１、Ｍ２）では、Ｍ１はドレインが電源Ｖ
ＤＤに直接接続され、Ｍ２のドレインと電源ＶＤＤとの
間にカレントミラー回路（Ｍ５、Ｍ６）が設けられ、こ
の差動対（Ｍ１、Ｍ２）の共通接続ソースとアース間に
定電流源Ｉ0 とカレントミラー回路（Ｍ７、Ｍ８、Ｍ
９）が設けられ、差動対の一方のトランジスタＭ２とカ
レントミラー回路（Ｍ５、Ｍ６）と同（Ｍ７、Ｍ８）と
で電流ブーストラッピング・ループを形成している。な
お、Ｍ９は、カレントミラー回路の出力側トランジスタ
であり、Ｍ７は、カレントミラー回路の差動対側トラン
ジスタである。
【００３０】他方の差動回路についても同様であって、
差動対（Ｍ３、Ｍ４）では、Ｍ４はドレインが電源ＶＤ
Ｄに直接接続され、Ｍ３のドレインと電源ＶＤＤとの間
にカレントミラー回路（Ｍ１０、Ｍ１１）が設けられ、
この差動対（Ｍ３、Ｍ４）の共通接続ソースとアース間
に定電流源Ｉ0 とカレントミラー回路（Ｍ１２、Ｍ１
３、Ｍ１４）が設けられ、差動対の一方のトランジスタ
Ｍ３とカレントミラー回路（Ｍ１０、Ｍ１１）と同（Ｍ
１２、Ｍ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｍ１４は、カレントミラー回路の
出力側トランジスタであり、Ｍ１２は、カレントミラー
回路の差動対側トランジスタである。
差動対（Ｍ３、Ｍ４）では、Ｍ４はドレインが電源ＶＤ
Ｄに直接接続され、Ｍ３のドレインと電源ＶＤＤとの間
にカレントミラー回路（Ｍ１０、Ｍ１１）が設けられ、
この差動対（Ｍ３、Ｍ４）の共通接続ソースとアース間
に定電流源Ｉ0 とカレントミラー回路（Ｍ１２、Ｍ１
３、Ｍ１４）が設けられ、差動対の一方のトランジスタ
Ｍ３とカレントミラー回路（Ｍ１０、Ｍ１１）と同（Ｍ
１２、Ｍ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｍ１４は、カレントミラー回路の
出力側トランジスタであり、Ｍ１２は、カレントミラー
回路の差動対側トランジスタである。
【００３１】要するに、２つの差動回路のそれぞれは、
差動対を構成する一方のトランジスタ（Ｍ２、Ｍ３）の
ドレイン電流と等しい電流（ダイナミックバイアス電流
と称する）と定電流Ｉ0 との和電流で駆動されるが、一
方の差動対（Ｍ１、Ｍ２）での一方のトランジスタのド
レイン電流（ダイナミックバイアス電流）ＩD2は、素子
間の整合性が良いと仮定すると、数式１１となり、２乗
特性となっている。
差動対を構成する一方のトランジスタ（Ｍ２、Ｍ３）の
ドレイン電流と等しい電流（ダイナミックバイアス電流
と称する）と定電流Ｉ0 との和電流で駆動されるが、一
方の差動対（Ｍ１、Ｍ２）での一方のトランジスタのド
レイン電流（ダイナミックバイアス電流）ＩD2は、素子
間の整合性が良いと仮定すると、数式１１となり、２乗
特性となっている。
【００３２】
【数１１】
【００３３】従って、図３に示すように、入力信号を２
つの差動回路に逆相で印加し、即ちＭ１とＭ３の共通接
続ゲートに入力信号の一方の極性を印加し、Ｍ２とＭ４
の共通接続ゲートに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｍ９とＭ１４のドレイン）を共通接続すれば、２乗
回路が得られる。
つの差動回路に逆相で印加し、即ちＭ１とＭ３の共通接
続ゲートに入力信号の一方の極性を印加し、Ｍ２とＭ４
の共通接続ゲートに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｍ９とＭ１４のドレイン）を共通接続すれば、２乗
回路が得られる。
【００３４】この数式１１は、前記数式１で表されるＭ
ＯＳトランジスタのゲート・ソース間電圧とドレイン電
流との関係式において、ゲート・ソース間電圧ＶGSi を
差動入力電圧Ｖi に置換し、スレッショルド電圧ＶT を
√（Ｉ0 ／β）に置換したものである。即ち、数式１１
は、全て電気的にプログラムできるパラメータで表され
ているのであり、回路設計が可能で、ＬＳＩ化に適した
２乗回路を構成できることを示しているのである。
ＯＳトランジスタのゲート・ソース間電圧とドレイン電
流との関係式において、ゲート・ソース間電圧ＶGSi を
差動入力電圧Ｖi に置換し、スレッショルド電圧ＶT を
√（Ｉ0 ／β）に置換したものである。即ち、数式１１
は、全て電気的にプログラムできるパラメータで表され
ているのであり、回路設計が可能で、ＬＳＩ化に適した
２乗回路を構成できることを示しているのである。
【００３５】さて、この２乗回路の出力電流ＩSQ（＝Ｉ
D2＋ＩD3）は、数式１２と求まり、この２乗回路の入出
力特性は図４に示すようになる。ＭＯＳトランジスタの
２乗則を仮定すれば、正規化入力電圧の±１の範囲に渡
り、理想的な２乗特性が得られることが示されている。
今までに報告されているどれよりも広いものである。
D2＋ＩD3）は、数式１２と求まり、この２乗回路の入出
力特性は図４に示すようになる。ＭＯＳトランジスタの
２乗則を仮定すれば、正規化入力電圧の±１の範囲に渡
り、理想的な２乗特性が得られることが示されている。
今までに報告されているどれよりも広いものである。
【００３６】
【数１２】
【００３７】従って、この２乗回路で図１に示した差動
対（Ｍ２６、２７）を駆動すれば、そのバイアスを最適
化でき、トランスコンダクタンスが直線となる入力電圧
範囲も広くなることが理解できる。
対（Ｍ２６、２７）を駆動すれば、そのバイアスを最適
化でき、トランスコンダクタンスが直線となる入力電圧
範囲も広くなることが理解できる。
【００３８】但し、本発明の２乗回路を実際に用いる場
合は、図１の２乗回路１の出力電流ＩSSと数式１２との
比較から理解できるように、本発明の２乗回路の出力電
流であるＩSQを１／４にするか、２乗回路への入力を１
／２にする必要がある。
合は、図１の２乗回路１の出力電流ＩSSと数式１２との
比較から理解できるように、本発明の２乗回路の出力電
流であるＩSQを１／４にするか、２乗回路への入力を１
／２にする必要がある。
【００３９】具体的には、本発明の２乗回路の出力電流
ＩSQを１／４にするには、例えば、２つの差動回路のそ
れぞれにおいて、カレントミラー回路の差動対側のトラ
ンジスタと出力側のトランジスタの能力（Ｗ／Ｌ）を
４：１にする（つまりカレントミラー比を４：１にす
る）、または、ゲート同士及びソース同士を共通接続し
た４個のトランジスタの共通接続ソースを２つの差動回
路の共通接続出力端に接続し、当該４個のトランジスタ
の１つのドレイン電流をＭＯＳ差動対の駆動電流とすれ
ば良い。
ＩSQを１／４にするには、例えば、２つの差動回路のそ
れぞれにおいて、カレントミラー回路の差動対側のトラ
ンジスタと出力側のトランジスタの能力（Ｗ／Ｌ）を
４：１にする（つまりカレントミラー比を４：１にす
る）、または、ゲート同士及びソース同士を共通接続し
た４個のトランジスタの共通接続ソースを２つの差動回
路の共通接続出力端に接続し、当該４個のトランジスタ
の１つのドレイン電流をＭＯＳ差動対の駆動電流とすれ
ば良い。
【００４０】また、２乗回路への入力を１／２にするに
は、例えば、２つの差動回路のそれぞれにおいて、本発
明の２乗回路の入力信号電圧をＭＯＳ差動対の入力信号
電圧の半分にする、または、ＭＯＳ差動対を構成するト
ランジスタの能力（Ｗ／Ｌ）を本発明の２乗回路の２つ
の差動回路の各差動対を構成するトランジスタの能力の
４倍にすると良い。
は、例えば、２つの差動回路のそれぞれにおいて、本発
明の２乗回路の入力信号電圧をＭＯＳ差動対の入力信号
電圧の半分にする、または、ＭＯＳ差動対を構成するト
ランジスタの能力（Ｗ／Ｌ）を本発明の２乗回路の２つ
の差動回路の各差動対を構成するトランジスタの能力の
４倍にすると良い。
【００４１】図５は、本発明の２乗回路に以上の措置を
施して差動対（Ｍ２６、Ｍ２７）のバイアスを最適化し
た場合の当該差動対の入出力特性を示す。±１の正規化
入力電圧範囲において直線動作することが示されてい
る。
施して差動対（Ｍ２６、Ｍ２７）のバイアスを最適化し
た場合の当該差動対の入出力特性を示す。±１の正規化
入力電圧範囲において直線動作することが示されてい
る。
【００４２】なお、本発明の２乗回路を用いて構成した
ＭＯＳ ＯＴＡは、低電圧で動作可能である。
ＭＯＳ ＯＴＡは、低電圧で動作可能である。
【００４３】
【発明の効果】以上説明したように、本発明のＭＯＳ
ＯＴＡは、２乗回路を構成する２つの差動回路それぞれ
の差動対を構成する一方のトランジスタのドレイン電流
と等しい電流と定電流との和電流で駆動されるその差動
対の一方のドレイン電流は２乗特性を持つが、電気的に
プログラムできるパラメータで規定できるので、回路設
計が可能であり、従ってＬＳＩ化に好適なＭＯＳ ＯＴ
Ａを提供でき、また、入力電圧範囲を広くできる効果が
ある。
ＯＴＡは、２乗回路を構成する２つの差動回路それぞれ
の差動対を構成する一方のトランジスタのドレイン電流
と等しい電流と定電流との和電流で駆動されるその差動
対の一方のドレイン電流は２乗特性を持つが、電気的に
プログラムできるパラメータで規定できるので、回路設
計が可能であり、従ってＬＳＩ化に好適なＭＯＳ ＯＴ
Ａを提供でき、また、入力電圧範囲を広くできる効果が
ある。
【図１】本発明が対象とするＭＯＳ ＯＴＡの基本概念
図である。
図である。
【図２】図１に示すＭＯＳ ＯＴＡの入出力特性図であ
る。
る。
【図３】本発明のＭＯＳ ＯＴＡに用いる２乗回路の一
例を示す回路図である。
例を示す回路図である。
【図４】図３に示す２乗回路の入出力特性図である。
【図５】本発明の２乗回路を用いたＭＯＳ ＯＴＡの入
出力特性図である。
出力特性図である。
【図６】従来のＭＯＳ ＯＴＡの回路図である。
【図７】従来のＭＯＳ ＯＴＡの入出力特性図である。
１ ２乗回路Ｍ１，Ｍ２ ２乗回路の差動対 Ｍ３，Ｍ４ ２乗回路の差動対 Ｍ５〜Ｍ９ カレントミラー回路 Ｍ１０〜Ｍ１４ カレントミラー回路 Ｍ２６，Ｍ２７ 差動対
Claims (5)
- 【請求項１】 入力信号が印加されるＭＯＳ差動対を、
前記入力信号を乗算するＭＯＳ２乗回路の出力電流で駆
動し、当該ＭＯＳ差動対に線形増幅動作を行わせるよう
にしたＭＯＳ ＯＴＡにおいて； ＭＯＳ２乗回路は、
２つの差動回路のそれぞれが、２つのカレントミラー回
路によるブーストラッピング・ループを有し、差動対を
構成する一方のトランジスタのドレイン電流と等しい電
流と定電流との和電流で駆動されると共に、２つの差動
回路の出力端を共通接続してある； ことを特徴とする
ＭＯＳ ＯＴＡ。 - 【請求項２】 ２つの差動回路のそれぞれにおいて、カ
レントミラー回路の差動対側のトランジスタと出力側の
トランジスタは、能力が４：１である； ことを特徴と
する請求項１に記載のＭＯＳ ＯＴＡ。 - 【請求項３】 ゲート同士及びソース同士を共通接続し
た４個のトランジスタの共通接続ソースを２つの差動回
路の共通接続出力端に接続し、当該４個のトランジスタ
の１つのドレイン電流をＭＯＳ差動対の駆動電流とす
る； ことを特徴とする請求項１に記載のＭＯＳ ＯＴ
Ａ。 - 【請求項４】 ＭＯＳ２乗回路の入力信号電圧は、ＭＯ
Ｓ差動対の入力信号電圧の半分である； ことを特徴と
する請求項１に記載のＭＯＳ ＯＴＡ。 - 【請求項５】 ＭＯＳ差動対を構成するトランジスタの
能力は、ＭＯＳ２乗回路の２つの差動回路の各差動対を
構成するトランジスタの能力の４倍である；ことを特徴
とする請求項１に記載のＭＯＳ ＯＴＡ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182877A JP2638492B2 (ja) | 1994-07-12 | 1994-07-12 | Ｍｏｓ ｏｔａ |
| US08/401,673 US5485119A (en) | 1994-07-12 | 1995-03-10 | MOS transconductance amplifier having squaring circuit for LSI implementation |
| CA002144368A CA2144368C (en) | 1994-07-12 | 1995-03-10 | Mos transconductance amplifier having squaring circuit for lsi implementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182877A JP2638492B2 (ja) | 1994-07-12 | 1994-07-12 | Ｍｏｓ ｏｔａ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832372A true JPH0832372A (ja) | 1996-02-02 |
| JP2638492B2 JP2638492B2 (ja) | 1997-08-06 |
Family
ID=16125988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182877A Expired - Lifetime JP2638492B2 (ja) | 1994-07-12 | 1994-07-12 | Ｍｏｓ ｏｔａ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5485119A (ja) |
| JP (1) | JP2638492B2 (ja) |
| CA (1) | CA2144368C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076800A (ja) * | 2000-08-30 | 2002-03-15 | Nec Corp | 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路 |
| JP2009003660A (ja) * | 2007-06-21 | 2009-01-08 | Seiko Instruments Inc | ボルテージレギュレータ |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2284719B (en) * | 1993-12-13 | 1998-03-11 | Nec Corp | Differential circuit capable of accomplishing a desirable characteritic |
| JP2555990B2 (ja) * | 1994-08-03 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| JPH08181548A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 差動増幅回路、ｃｍｏｓインバータ、パルス幅変調方式用復調回路及びサンプリング回路 |
| JPH08330861A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 低電圧オペレーショナルトランスコンダクタンスアンプ |
| JP2778537B2 (ja) * | 1995-07-14 | 1998-07-23 | 日本電気株式会社 | Ａｇｃアンプ |
| US5815039A (en) * | 1995-07-21 | 1998-09-29 | Nec Corporation | Low-voltage bipolar OTA having a linearity in transconductance over a wide input voltage range |
| US5668750A (en) * | 1995-07-28 | 1997-09-16 | Nec Corporation | Bipolar multiplier with wide input voltage range using multitail cell |
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| GB2305564A (en) * | 1995-09-19 | 1997-04-09 | Nec Corp | Bipolar operational transconductance amplifier |
| JP2874616B2 (ja) * | 1995-10-13 | 1999-03-24 | 日本電気株式会社 | Ｏｔａ及びマルチプライヤ |
| JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
| US5912834A (en) * | 1996-04-12 | 1999-06-15 | Nec Corporation | Bipolar translinear four-quadrant analog multiplier |
| JP2910695B2 (ja) * | 1996-08-30 | 1999-06-23 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
| JP3127846B2 (ja) * | 1996-11-22 | 2001-01-29 | 日本電気株式会社 | Ｃｍｏｓマルチプライヤ |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US6046610A (en) * | 1998-05-04 | 2000-04-04 | International Business Machines Corporation | Self-biased differential receiver cells for CMOS |
| US6466070B1 (en) * | 2000-12-21 | 2002-10-15 | Xilinx, Inc. | Low voltage charge pump |
| US7081787B2 (en) * | 2004-09-24 | 2006-07-25 | Winbond Electronics Corp. | Analog circuit for calculating square and reciprocal of a current |
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| US7301387B2 (en) * | 2005-10-20 | 2007-11-27 | Linear Technology Corporation | Squaring cell implementing tail current multipication |
| DE102007021254B4 (de) * | 2007-05-07 | 2009-08-06 | Texas Instruments Deutschland Gmbh | Buffertreiber |
| US9847126B2 (en) | 2014-10-24 | 2017-12-19 | Hewlett Packard Enterprise Development Lp | Increasing a read margin in a read cell |
| CN117879577B (zh) * | 2024-03-12 | 2024-06-21 | 上海安其威微电子科技有限公司 | 低失配的平方电路、乒乓平方电路和检波电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556173B2 (ja) * | 1990-05-31 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| JPH0793544B2 (ja) * | 1992-11-09 | 1995-10-09 | 日本電気株式会社 | 差動回路及び差動増幅回路 |
-
1994
- 1994-07-12 JP JP6182877A patent/JP2638492B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-10 US US08/401,673 patent/US5485119A/en not_active Expired - Fee Related
- 1995-03-10 CA CA002144368A patent/CA2144368C/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5485119A (en) | 1996-01-16 |
| CA2144368C (en) | 1998-02-03 |
| CA2144368A1 (en) | 1996-01-13 |
| JP2638492B2 (ja) | 1997-08-06 |
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