JPH0832568A

JPH0832568A - クロック再生回路

Info

Publication number: JPH0832568A
Application number: JP6162514A
Authority: JP
Inventors: Hideyuki Ando; 英行安藤; Yoshio Urabe; 嘉夫浦部; Hitoshi Takai; 均高井; Akihiro Tatsuta; 明浩竜田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-07-14
Filing date: 1994-07-14
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】同期引き込み時間の短縮と安定なクロック再生
を実現すること。【構成】位置検出回路１３はエッジ検出信号ｂから位置
信号ｃ１〜ｃ１６を生成し、フリップフロップ１４は位
置信号ｃ１〜ｃ１６を再生クロック信号の立ち上がりで
打ち抜き、誤差信号ｄ１〜ｄ１６を出力する。この誤差
信号ｄ１〜ｄ１６により制御回路１５はアップダウンカ
ウンタ１９のカウント数とカウント方向を制御するゲー
ト信号ｆとＵＤ判別信号ｇを生成する。そして、このゲ
ート信号ｆとＵＤ判別信号ｇによりアップダウンカウン
タ１９はカウントし、設定値までカウントすると１パル
ス付加信号ｈや１パルス除去信号ｉを出力する。可変分
周回路１１０は位相補正と分周を行い、再生クロック信
号ｋを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送において、
受信信号からシンボルタイミングを検出するためのクロ
ック再生回路に関するものである。

【０００２】

【従来の技術】近年、クロック再生回路としてディジタ
ル位相同期回路がよく使用される。

【０００３】以下に従来のディジタル位相同期回路を使
用したクロック再生回路について説明する。

【０００４】図１０は従来例のクロック再生回路のブロ
ック図である。

【０００５】図１０において、８１はエッジ検出回路、
８２は位相比較回路、８３はアップダウンカウンタ、８
４は発振器、８５は可変分周回路である。

【０００６】以上のように構成されたクロック再生回路
について、以下その動作を説明する。

【０００７】まず、入力データがエッジ検出回路８１に
入力される。エッジ検出回路８１では入力データの変化
点からエッジを検出し、検出されたエッジは位相比較回
路８２で可変分周回路８５から出力される再生クロック
信号と位相の比較をされる。再生クロック信号がエッジ
より位相が遅れると、アップダウンカウンタ８３はエッ
ジごとに１回アップカウントを行う。アップダウンカウ
ンタ８３があらかじめ定められた設定値までアップカウ
ントすると、通常発振器８４からのマスタークロックを
ｎ分周していた可変分周回路８５をｎ−１分周にして再
生クロック信号の位相を早める動作を行う。この動作を
繰り返し行って入力データに再生クロックを同期させ
る。また、位相比較回路８２で再生クロック信号がエッ
ジより位相が進むと、アップダウンカウンタ８３はエッ
ジごとに１回ダウンカウントを行う。アップダウンカウ
ンタ８３があらかじめ定められた設定値までダウンカウ
ントすると、通常発振器８４からのマスタークロックを
ｎ分周していた可変分周回路８５をｎ＋１分周にして再
生クロック信号の位相を遅らせる動作を行う。この動作
を繰り返し行って入力データに再生クロックを同期させ
る。

【０００８】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、同期引き込み時間を速くさせるために
は、アップダウンカウンタの設定値を小さくし、位相補
正を数多く行う事が必要であるが、そのために再生クロ
ック信号の安定度が低下するという課題を有していた。

【０００９】そこで本発明は、従来のクロック再生回路
のこのような課題を考慮し、従来に比べてより一層同期
引き込み時間を速くし、かつ従来に比べてより一層安定
した再生クロック信号を得ることができるクロック再生
回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１の本発明は、入
力データからエッジを検出してエッジ検出信号を出力す
るエッジ検出手段と、前記エッジ検出手段から出力され
た前記エッジ検出信号の位置と再生クロック信号の位相
との差を検出し、それを誤差信号として出力する位相誤
差検出手段と、前記位相誤差検出手段から出力された前
記誤差信号に応じてカウンタ制御信号を生成する制御手
段と、前記カウンタ制御信号によりカウント数とカウン
ト方向とが制御されるアップダウンカウンタと、マスタ
ークロックを分周して前記再生クロック信号を生成し前
記アップダウンカウンタの出力により前記再生クロック
信号の位相補正を行う可変分周手段とを備えたクロック
再生回路である。

【００１１】請求項２の本発明は、上記制御手段が、ゲ
ート信号生成手段とＵＤ判別手段を備え、前記ゲート信
号生成手段が、前記誤差信号に応じた幅のゲート信号を
発生し、前記ＵＤ判別手段が、前記誤差信号により位相
誤差の正負に応じたＵＤ制御信号を発生し、前記制御手
段が、前記ゲート信号と前記ＵＤ制御信号を含むカウン
タ制御信号を出力するクロック再生回路である。

【００１２】請求項３の本発明は、上記アップダウンカ
ウンタは、前記ＵＤ判別手段からの前記ＵＤ制御信号に
よりカウント方向をアップ、またはダウンに設定し、前
記ゲート信号生成手段からの前記ゲート信号をイネーブ
ルとして前記イネーブルの期間のみカウントを行うクロ
ック再生回路である。

【００１３】請求項４の本発明は、上記制御手段が、前
記誤差信号が複数の位相誤差を表している場合、前記複
数の位相誤差の中から最小誤差のものを選び最小誤差信
号を生成し、前記最小誤差信号に基づいてカウンタ制御
信号を発生し出力するクロック再生回路である。

【００１４】請求項５の本発明は、上記位相誤差検出手
段が、位置検出手段とフリップフロップを備え、前記位
置検出手段が、前記エッジ検出手段から出力された前記
エッジ検出信号を使用して、ｎを自然数として再生クロ
ック信号の１周期のｎ分の１毎の間隔のｎ個の位置信号
を出力し、前記フリップフロップが、前記再生クロック
信号をクロックとして前記クロックの立ち上がりのとき
の前記位置信号を保持し、ｎ個の誤差信号を出力するク
ロック再生回路である。

【００１５】請求項６の本発明は、上記位置検出手段
が、マスタークロックで前記エッジ検出信号を遅延させ
てｎ個の位置信号を出力するクロック再生回路である。

【００１６】

【作用】本発明では、エッジ検出手段が、入力データか
らエッジを検出してエッジ検出信号を出力し、位相誤差
検出手段が、前記エッジ検出手段から出力された前記エ
ッジ検出信号の位置と再生クロック信号の位相との差を
検出し、それを誤差信号として出力し、制御手段が、前
記位相誤差検出手段から出力された前記誤差信号に応じ
てカウンタ制御信号を生成し、アップダウンカウンタ
は、前記カウンタ制御信号によりカウント数とカウント
方向とが制御され、可変分周手段が、マスタークロック
を分周して前記再生クロック信号を生成し前記アップダ
ウンカウンタの出力により前記再生クロック信号の位相
補正を行う。

【００１７】上記構成によって、例えば、位相誤差検出
回路でエッジ検出信号の位置と再生クロック信号の位相
との差の大きさに応じてアップダウンカウンタのカウン
ト数を変化させることにより、同期引き込み時間を速く
し、かつ安定した再生クロック信号を得ることができ
る。

【００１８】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１９】図１は、本発明にかかる一実施例のクロッ
ク再生回路の構成を示すブロック図であり、同図を用い
て本実施例の構成を説明する。

【００２０】図１において、１１はエッジ検出回路、１
２は位相誤差検出回路、１３は位置検出回路、１４はフ
リップフロップ（以下、ＦＦと称する）、１５は制御回
路、１６は比較回路、１７はゲート信号生成回路、１８
はＵＤ判別回路、１９はアップダウンカウンタ（以下、
ＵＤカウンタと称する）、１１０は可変分周回路、ａは
入力データ、ｂはエッジ検出信号、ｃは位置信号１〜１
６、ｄは誤差信号１〜１６、ｅは最小誤差信号、ｆはゲ
ート信号、ｇはＵＤ判別信号、ｈは１パルス付加信号、
ｉは１パルス除去信号、ｊはマスタークロック、ｋは再
生クロック信号である。

【００２１】以上のように構成されたクロック再生回路
について、図１〜７を用いてその動作を説明する。

【００２２】まず、エッジ検出回路１１は、入力データ
ａのエッジを検出し、図２に示すエッジ検出信号ｂを出
力する。そしてこのエッジ検出信号ｂは位置検出回路１
３に入力される。位置検出回路１３は図３に示すシフト
レジスタであり、図４に示すようにエッジ検出信号ｂを
マスタークロックｊで遅延させて位置信号ｃ１〜ｃ１６
を出力する。但し、マスタークロックｊの周波数は入力
データａのシンボル速度の１６倍である。そしてこの位
置信号ｃ１〜ｃ１６は、再生クロック信号ｋをクロック
とする１６個のＦＦ１４に入力される。ＦＦ１４は、こ
の位置信号ｃ１〜ｃ１６を入力して再生クロック信号ｋ
の立ち上がりで打ち抜くと１６個のＦＦ１４の内、１カ
所だけＨレベルで、残りはＬレベルである誤差信号ｄ１
〜ｄ１６を出力する。また、図６のように、入力データ
ａが雑音や歪で劣化すると、２個以上Ｈレベルの信号が
出るときがある。このような場合のために、比較回路１
６は２個以上Ｈレベルである誤差信号ｄ１〜ｄ１６のう
ち、最小誤差のものを１つ選び、最小誤差信号ｅとして
出力する。

【００２３】ここで比較回路１６の動作の詳細な説明を
する。比較回路１６は、誤差信号ｄ１〜ｄ１６を入力と
し、誤差信号ｄ１〜ｄ１６を比較するための重み付けを
行い、重み付けされた値を比較し最小誤差信号ｅを出力
する。

【００２４】まず、重み付けの行い方について説明す
る。重み付けの行い方は（表１）に示している通りであ
る。

【００２５】

【表１】

【００２６】この（表１）に示されている重み付けは誤
差信号ｄがＨレベルのときだけであり、Ｌレベルのとき
はすべて０である。また、誤差信号ｄ８のときが９で最
大になっているのは、図４を見るとわかるように、再生
クロック信号ｋの立ち上がりが中心にあり、同期状態の
ときであるからである。そして、この重み付けされた値
を比較し、１番大きいものを選び、それを最小誤差信号
ｅとして出力する。なぜこのような重み付けを行って、
比較するかというと、入力データａが劣化し、誤差信号
ｄが２個以上のＨレベルをもち、同期状態である場合、
最も誤差の小さいものを選びたいからである。

【００２７】ここで、入力データａが劣化していない図
４の場合と入力データａが劣化している図６の場合、ど
のようになるか説明する。

【００２８】まず、図４の場合であるが、１６個のＦＦ
１４に入力される位置信号ｃ１〜ｃ１６と再生クロック
信号ｋとの関係は図４の通りである。そして、再生クロ
ック信号ｋの立ち上がりで打ち抜かれて、図５に示すよ
うに、誤差信号ｄ１〜ｄ１６を出力する。この場合、Ｈ
レベルを出力する誤差信号ｄは誤差信号ｄ８である。こ
の誤差信号ｄ８がＨレベルで残りがＬレベルである誤差
信号ｄ１〜ｄ１６は比較回路１６に入力され、重み付け
を行う。重み付けは（表１）でわかるように、誤差信号
ｄ８が９で、残りは０となる。そしてこの９と０を比較
し、１番大きいものである９を選び、誤差信号ｄ８を最
小誤差信号ｅとして出力する。

【００２９】次に図６の場合であるが、１６個のＦＦ１
４に入力される位置信号ｃ１〜ｃ１６と再生クロック信
号ｋとの関係は図６の通りである。そして、再生クロッ
ク信号ｋの立ち上がりで打ち抜かれて、図７に示すよう
に、誤差信号ｄ１〜ｄ１６を出力する。この場合、Ｈレ
ベルを出力する誤差信号ｄは誤差信号ｄ１と誤差信号ｄ
８である。この誤差信号ｄ１と誤差信号ｄ８がＨレベル
で残りがＬレベルである誤差信号ｄ１〜ｄ１６は比較回
路１６に入力され、重み付けを行う。重み付けは（表
１）でわかるように、誤差信号ｄ１が２で、誤差信号ｄ
８が９で、残りは０となる。そしてこの２と９と０を比
較し、１番大きいものである９を選び、誤差信号ｄ８を
最小誤差信号ｅとして出力する。以上で説明した動作に
より比較回路１６は最小誤差信号ｅを出力する。そし
て、比較回路１６から出力された最小誤差信号ｅはゲー
ト信号生成回路１７とＵＤ判別回路１８に入力される。
尚、上述したような、誤差信号ｄ８が出力される場合、
後述するように、ＵＤカウンタ１９は、カウントを行わ
ない。これは、入力データａの劣化が原因で、再生クロ
ック信号の位相補正を行うことを回避するための工夫で
ある。

【００３０】まず、ＵＤ判別回路１８は、入力の最小誤
差信号ｅが誤差信号ｄ８〜ｄ１６のときはＨレベルを出
力し、入力の最小誤差信号ｅが誤差信号ｄ１〜ｄ７のと
きはＬレベルを出力する。

【００３１】次にゲート信号生成回路１７の動作を、図
８を使用して説明する。

【００３２】ゲート信号生成回路１７の入力である最小
誤差信号ｅが誤差信号ｄ１のときは図８のゲート信号ｆ
１を出力し、最小誤差信号ｅが誤差信号ｄ８のときは図
８のゲート信号ｆ８を出力し、最小誤差信号ｅが誤差信
号ｄ１６のときは図８のゲート信号ｆ１６を出力する。
つまり、ゲート信号生成回路１７は最小誤差信号ｅであ
る誤差信号ｄの番号と同じ番号のゲート信号ｆを出力す
る。なぜ、このように入力された誤差信号ｄによって、
違うゲート信号ｆを出力するかというと、このゲート信
号ｆによって、ＵＤカウンタ１９のカウント数を制御し
ているからである。つまり、同期状態になればなるほど
ＵＤカウンタ１９のカウント数を減らして、安定したク
ロック再生を行い、非同期状態になればなるほどＵＤカ
ウンタ１９のカウント数を増やして、引き込み時間を速
くするためである。

【００３３】ＵＤカウンタ１９は、基本的にはマスター
クロックｊをクロックとしてカウントを行っているが、
ＥＮ端子にＨレベルが入ってきたときだけカウントを行
う。従って、図８に示すように、ゲート信号ｆ８が入力
されてもカウントしない。また、ＵＤ端子がＨレベルの
ときはアップカウントを行い、ＵＤ端子がＬレベルのと
きはダウンカウントを行う。次にＵＤカウンタ１９の動
作を詳細に説明する。まず、初期値は１０００にセット
されている。そして、制御回路１５からＵＤ端子にＵＤ
判別信号ｇが入力され、ＥＮ端子にゲート信号ｆが入力
される。ＵＤ端子にＨレベル信号が入力されたとき、Ｅ
Ｎ端子に入力されるＨレベル信号の長さの分だけアップ
カウントが行われる。アップカウントが行われて、設定
されているカウント値である１１１１に達したら、１パ
ルス除去信号ｉを出力し、カウント値を１０００にリセ
ットする。また、ＵＤ端子にＬレベル信号が入力された
とき、ＥＮ端子に入力されるＨレベル信号の長さの分だ
けダウンカウントが行われる。ダウンカウントが行われ
て、設定されているカウント値である００００に達した
ら、１パルス付加信号ｈを出力し、カウント値を１００
０にリセットする。

【００３４】次に可変分周回路１１０の動作について述
べる。

【００３５】可変分周回路１１０は、図９に示すよう
に、マスタークロックｊを分周して再生クロック信号を
発生する。ここではマスタークロックｊを１６分周して
いる。ＵＤカウンタ１９からの出力がないとき、図９
（ａ）の再生クロック信号ｋを作っている。ここでＵＤ
カウンタ１９から１パルス除去信号ｉが送られてくると
図９（ｂ）の１パルス除去された再生クロック信号ｋを
発生する。この動作をＵＤカウンタ１９から１パルス除
去信号ｉが送られてくるごとに行い同期する。また、Ｕ
Ｄカウンタ１９から１パルス付加信号ｈが送られてくる
と図９（ｃ）の１パルス付加された再生クロック信号ｋ
を発生する。この動作をＵＤカウンタ１４から１パルス
付加信号ｈが送られてくるごとに行い同期する。

【００３６】以上のように本実施例によれば、位相誤差
検出回路１２と制御回路１５を設け、ＵＤカウンタ１９
のカウント数とカウント方向を制御することにより、同
期引き込み時間を速くし、かつ安定した再生クロック信
号を得ることができる。

【００３７】なお、上記実施例では、入力データａが１
系統の入力である場合につてい説明したが、これに限ら
ず、例えば２系統以上の入力であっても同等の効果を得
ることができる。

【００３８】また、上記実施例では、マスタークロック
の周波数は再生クロック信号の１６倍で、位置信号ｃの
数は１６個にしているが、これに限るものではなく、一
般にｎを整数として、マスタークロックｊの周波数を再
生クロック信号ｋの周波数のｎ倍とすることができる。
このとき、位置信号ｃおよび誤差信号ｄの数をｎ個にす
るのが好ましい。

【００３９】また、上記実施例では各ブロックをハード
ウェア回路で実現するものとしたが、これに限らず、例
えば、等価な処理をマイコン等のソフトウェアで実現し
ても良い。

【００４０】

【発明の効果】以上述べたところから明らかなように本
発明は、従来に比べてより一層同期引き込み時間を速く
し、かつ従来に比べてより一層安定した再生クロック信
号を得ることができるという長所を有する。

【図面の簡単な説明】

【図１】本発明にかか一実施例のクロック再生回路の構
成を示すブロック図

【図２】本実施例におけるエッジ検出回路の動作を示す
タイミング図

【図３】本実施例における位置検出回路の構成を示すブ
ロック図

【図４】本実施例における位置検出回路の動作を示すタ
イミング図

【図５】本実施例におけるフリップフロップの動作を示
すタイミング図

【図６】本実施例における劣化した入力データに対する
位置検出回路の動作を示すタイミング図

【図７】本実施例におけるフリップフロップの動作を示
すタイミング図

【図８】本実施例におけるゲート信号生成回路の動作を
示すタイミング図

【図９】本実施例における可変分周回路の動作を示すタ
イミング図

【図１０】従来のクロック再生回路の構成を示すブロッ
ク図

【符号の説明】

１１エッジ検出回路１２位相誤差検出回路１３位置検出回路１４フリップフロップ１５制御回路１６比較回路１７ゲート信号生成回路１８ＵＤ判別回路１９アップダウンカウンタ１１０可変分周回路ａ入力データｂエッジ検出信号ｃ１〜ｃ１６位置信号ｄ１〜ｄ１６誤差信号ｅ最小誤差信号ｆゲート信号ｇＵＤ判別信号ｈ１パルス付加信号ｉ１パルス除去信号ｊマスタークロックｋ再生クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者竜田明浩大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】入力データからエッジを検出してエッジ検
出信号を出力するエッジ検出手段と、前記エッジ検出手段から出力された前記エッジ検出信号
の位置と再生クロック信号の位相との差を検出し、それ
を誤差信号として出力する位相誤差検出手段と、前記位相誤差検出手段から出力された前記誤差信号に応
じてカウンタ制御信号を生成する制御手段と、前記カウンタ制御信号によりカウント数とカウント方向
とが制御されるアップダウンカウンタと、マスタークロックを分周して前記再生クロック信号を生
成し前記アップダウンカウンタの出力により前記再生ク
ロック信号の位相補正を行う可変分周手段と、を備えた
ことを特徴とするクロック再生回路。
【請求項２】制御手段は、ゲート信号生成手段とＵＤ判
別手段を備え、前記ゲート信号生成手段は、前記誤差信号に応じた幅の
ゲート信号を発生し、前記ＵＤ判別手段は、前記誤差信号により位相誤差の正
負に応じたＵＤ制御信号を発生し、前記制御手段は、前記ゲート信号と前記ＵＤ制御信号を
含むカウンタ制御信号を出力することを特徴とする請求
項１記載のクロック再生回路。
【請求項３】アップダウンカウンタは、前記ＵＤ判別手
段からの前記ＵＤ制御信号によりカウント方向をアッ
プ、またはダウンに設定し、前記ゲート信号生成手段か
らの前記ゲート信号をイネーブルとして前記イネーブル
の期間のみカウントを行うことを特徴とする請求項２記
載のクロック再生回路。
【請求項４】制御手段は、前記誤差信号が複数の位相誤
差を表している場合、前記複数の位相誤差の中から最小
誤差のものを選び最小誤差信号を生成し、前記最小誤差
信号に基づいてカウンタ制御信号を発生し出力すること
を特徴とする請求項１記載のクロック再生回路。
【請求項５】位相誤差検出手段は、位置検出手段とフリ
ップフロップを備え、前記位置検出手段は、前記エッジ検出手段から出力され
た前記エッジ検出信号を使用して、ｎを自然数として再
生クロック信号の１周期のｎ分の１毎の間隔のｎ個の位
置信号を出力し、前記フリップフロップは、前記再生クロック信号をクロ
ックとして前記クロックの立ち上がりのときの前記位置
信号を保持し、ｎ個の誤差信号を出力することを特徴と
する請求項１記載のクロック再生回路。
【請求項６】位置検出手段は、マスタークロックで前記
エッジ検出信号を遅延させてｎ個の位置信号を出力する
ことを特徴とする請求項５記載のクロック再生回路。