JPH08328852A - プログラマブルコントローラおよびそのレジスタ初期化方法 - Google Patents
プログラマブルコントローラおよびそのレジスタ初期化方法Info
- Publication number
- JPH08328852A JPH08328852A JP13175995A JP13175995A JPH08328852A JP H08328852 A JPH08328852 A JP H08328852A JP 13175995 A JP13175995 A JP 13175995A JP 13175995 A JP13175995 A JP 13175995A JP H08328852 A JPH08328852 A JP H08328852A
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- JP
- Japan
- Prior art keywords
- register
- bit
- processor
- initialization
- programmable controller
- Prior art date
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- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 シーケンス演算の処理時間を短縮する。
【構成】 汎用ＣＰＵは演算ＬＳＩ内の初期化用レジス
タ１０に初期化に要否を示すビット情報を書き込む。こ
のビット情報は複数のビット値（１／０）からなり、演
算処理レジスタ２０の各ビットに対応する。初期化用レ
ジスタ１０はビット情報から演算処理用レジスタ２０の
初期化信号ＣＬＲ０〜ＣＬＲ８Ｒを発生する。
タ１０に初期化に要否を示すビット情報を書き込む。こ
のビット情報は複数のビット値（１／０）からなり、演
算処理レジスタ２０の各ビットに対応する。初期化用レ
ジスタ１０はビット情報から演算処理用レジスタ２０の
初期化信号ＣＬＲ０〜ＣＬＲ８Ｒを発生する。
Description
【０００１】
【産業上の利用分野】本発明は電子機器を制御するプロ
グラマブルコントローラおよびそのレジスタ初期化方法
に関する。
グラマブルコントローラおよびそのレジスタ初期化方法
に関する。
【０００２】
【従来の技術】プログラマブルコントローラは制御対象
機器から入力信号を受け取り、入力信号を用いたシーケ
ンス演算を行って、制御対象機器に対して制御内容を指
示する出力信号の内容を決定する。
機器から入力信号を受け取り、入力信号を用いたシーケ
ンス演算を行って、制御対象機器に対して制御内容を指
示する出力信号の内容を決定する。
【０００３】このシーケンス演算およびプログラマブル
コントローラのシステム処理を実行するために２つのプ
ロセッサが用いられる。１つは汎用ＣＰＵ等のプロセッ
サであり、他は、演算ＬＳＩやビット演算プロセッサと
呼ばれるプロセッサである。
コントローラのシステム処理を実行するために２つのプ
ロセッサが用いられる。１つは汎用ＣＰＵ等のプロセッ
サであり、他は、演算ＬＳＩやビット演算プロセッサと
呼ばれるプロセッサである。
【０００４】演算ＬＳＩはアンド，オア等のシーケンス
演算中のビット演算を担当し、汎用ＣＰＵはビット演算
以外の一般的な演算（たとえば数値四則演算処理）およ
びシステム制御処理を担当する。
演算中のビット演算を担当し、汎用ＣＰＵはビット演算
以外の一般的な演算（たとえば数値四則演算処理）およ
びシステム制御処理を担当する。
【０００５】従来の汎用ＣＰＵおよび演算ＬＳＩによる
シーケンスプログラム中の命令処理は、汎用ＣＰＵが演
算ＬＳＩに対してマスタとなり、シーケンスプログラム
中のメモリに書き込まれたシーケンスプログラム（アプ
リケーションプログラムと称することもある）の処理を
行っている。この処理において、図４のように汎用ＣＰ
Ｕが演算ＬＳＩの内部のレジスタ（プログラムカウンタ
等）に初期値を設定し、次に演算ＬＳＩを起動すること
で処理を開始する。
シーケンスプログラム中の命令処理は、汎用ＣＰＵが演
算ＬＳＩに対してマスタとなり、シーケンスプログラム
中のメモリに書き込まれたシーケンスプログラム（アプ
リケーションプログラムと称することもある）の処理を
行っている。この処理において、図４のように汎用ＣＰ
Ｕが演算ＬＳＩの内部のレジスタ（プログラムカウンタ
等）に初期値を設定し、次に演算ＬＳＩを起動すること
で処理を開始する。
【０００６】演算ＬＳＩはこれにより、図５のようにシ
ーケンスプログラム用のメモリから命令をコードを読み
込み、処理可能か否かの判定をし、可能な命令の場合は
処理を行い、再び命令コードを読み込み、同様な判定を
するという処理を繰り返す。また処理不可能な命令の場
合、演算ＬＳＩは汎用ＣＰＵに対して処理不可命令のス
テータスを出力し停止する。次に、汎用ＣＰＵは図４の
ように、このステータスを読み、命令処理の実行可否を
判定するという処理を繰り返しているため、この処理不
可命令のステータスを受け、その命令コードを読み込
み、命令処理を行う。そして再び、汎用ＣＰＵは演算Ｌ
ＳＩの内部のレジスタを設定し起動する。命令処理は、
以上の処理を汎用ＣＰＵと演算ＬＳＩが繰り返し行う。
ーケンスプログラム用のメモリから命令をコードを読み
込み、処理可能か否かの判定をし、可能な命令の場合は
処理を行い、再び命令コードを読み込み、同様な判定を
するという処理を繰り返す。また処理不可能な命令の場
合、演算ＬＳＩは汎用ＣＰＵに対して処理不可命令のス
テータスを出力し停止する。次に、汎用ＣＰＵは図４の
ように、このステータスを読み、命令処理の実行可否を
判定するという処理を繰り返しているため、この処理不
可命令のステータスを受け、その命令コードを読み込
み、命令処理を行う。そして再び、汎用ＣＰＵは演算Ｌ
ＳＩの内部のレジスタを設定し起動する。命令処理は、
以上の処理を汎用ＣＰＵと演算ＬＳＩが繰り返し行う。
【０００７】なお、演算ＬＳＩの内部には、シーケンス
命令を高速に実行するために、複数のレジスタを設けて
いる。このレジスタとは、シーケンス命令を処理するた
めに必要な実行条件を記憶させるもので、６バイトに３
７ビット設けられ、それぞれのビットには各々異なる情
報が記憶されている。このレジスタは演算ＬＳＩ自身か
らは１ビット単位でのアクセスが可能となっている。ま
た、アプリケーションプログラムの処理開始時に初期化
を行う必要があり、汎用ＣＰＵにより６バイトの初期化
を毎スキャン行っている。また、汎用ＣＰＵはこのレジ
スタの初期化が必要な命令を処理する場合にはバイト単
位のアクセスしか行えないため、１バイトのデータを読
み込み、書き換えしないバイトをマスクして書き込みデ
ータを生成し書き込むという処理を行っている（図６
（Ａ）のフローチャート参照）。
命令を高速に実行するために、複数のレジスタを設けて
いる。このレジスタとは、シーケンス命令を処理するた
めに必要な実行条件を記憶させるもので、６バイトに３
７ビット設けられ、それぞれのビットには各々異なる情
報が記憶されている。このレジスタは演算ＬＳＩ自身か
らは１ビット単位でのアクセスが可能となっている。ま
た、アプリケーションプログラムの処理開始時に初期化
を行う必要があり、汎用ＣＰＵにより６バイトの初期化
を毎スキャン行っている。また、汎用ＣＰＵはこのレジ
スタの初期化が必要な命令を処理する場合にはバイト単
位のアクセスしか行えないため、１バイトのデータを読
み込み、書き換えしないバイトをマスクして書き込みデ
ータを生成し書き込むという処理を行っている（図６
（Ａ）のフローチャート参照）。
【０００８】
【発明が解決しようとする課題】従来の演算ＬＳＩ内の
レジスタの初期化処理のためには図６の例では３ステッ
ップを要し、汎用ＣＰＵにより演算ＬＳＩ内のレジスタ
の書き換えが必要な命令がシーケンスプログラム中に増
加すると、初期化回数も増加し、すなわちスキャンタイ
ムが延びる問題があった。
レジスタの初期化処理のためには図６の例では３ステッ
ップを要し、汎用ＣＰＵにより演算ＬＳＩ内のレジスタ
の書き換えが必要な命令がシーケンスプログラム中に増
加すると、初期化回数も増加し、すなわちスキャンタイ
ムが延びる問題があった。
【０００９】そこで、本発明は上述の点に鑑みて、ビッ
ト演算用のプロセッサ（演算ＬＳＩ）内のレジスタの初
期化処理を一般処理用のプロセッサ（汎用ＣＰＵ）側で
迅速に実行できるプログラマブルコントローラおよびそ
のレジスタ初期化方法を提供することを目的とする。
ト演算用のプロセッサ（演算ＬＳＩ）内のレジスタの初
期化処理を一般処理用のプロセッサ（汎用ＣＰＵ）側で
迅速に実行できるプログラマブルコントローラおよびそ
のレジスタ初期化方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、レジスタを用いてシーケ
ンスプログラム中のビット演算を行う第１のプロセッサ
と、シーケンスプログラム中の前記ビット演算以外の演
算処理を実行する第２のプロセッサとを有し、該第２の
プロセッサからの指示で前記第１のプロセッサのレジス
タを初期化するプログラマブルコントローラにおいて、
前記レジスタ内の各ビットに対応させて、初期化の要否
を示す複数のビット情報を発生する手段を前記第２のプ
ロセッサ側に設け、前記複数のビット情報を受け取り、
該ビット情報を加工して、前記レジスタ内の所定ビット
を初期化する信号を発生する手段を前記第１のプロセッ
サ側に設けたことを特徴とする。
るために、請求項１の発明は、レジスタを用いてシーケ
ンスプログラム中のビット演算を行う第１のプロセッサ
と、シーケンスプログラム中の前記ビット演算以外の演
算処理を実行する第２のプロセッサとを有し、該第２の
プロセッサからの指示で前記第１のプロセッサのレジス
タを初期化するプログラマブルコントローラにおいて、
前記レジスタ内の各ビットに対応させて、初期化の要否
を示す複数のビット情報を発生する手段を前記第２のプ
ロセッサ側に設け、前記複数のビット情報を受け取り、
該ビット情報を加工して、前記レジスタ内の所定ビット
を初期化する信号を発生する手段を前記第１のプロセッ
サ側に設けたことを特徴とする。
【００１１】請求項２の発明は、レジスタを用いてシー
ケンスプログラム中のビット演算を行う第１のプロセッ
サと、シーケンスプログラム中の前記ビット演算以外の
演算処理を実行する第２のプロセッサとを有し、該第２
のプロセッサからの指示で前記第１のプロセッサのレジ
スタを初期化するプログラマブルコントローラのレジス
タ初期化方法において、前記第２のプロセッサは、前記
レジスタ内の各ビットに対応させて、初期化の要否を示
す複数のビット情報を発生し、前記第１のプロセッサ
は、前記複数のビット情報を受け取り、該ビット情報を
加工して、前記レジスタ内の所定ビットを初期化する信
号を発生することを特徴とする。
ケンスプログラム中のビット演算を行う第１のプロセッ
サと、シーケンスプログラム中の前記ビット演算以外の
演算処理を実行する第２のプロセッサとを有し、該第２
のプロセッサからの指示で前記第１のプロセッサのレジ
スタを初期化するプログラマブルコントローラのレジス
タ初期化方法において、前記第２のプロセッサは、前記
レジスタ内の各ビットに対応させて、初期化の要否を示
す複数のビット情報を発生し、前記第１のプロセッサ
は、前記複数のビット情報を受け取り、該ビット情報を
加工して、前記レジスタ内の所定ビットを初期化する信
号を発生することを特徴とする。
【００１２】
【作用】請求項１，２では、ビット演算に用いるレジス
タに初期化のためのデータを書き込むメモリに第２のプ
ロセッサから初期化の要否を示すビット情報を第１のプ
ロセッサ側に送る。第１のプロセッサ側ではビット情報
を加してレジスタを初期化するための信号を作成する。
タに初期化のためのデータを書き込むメモリに第２のプ
ロセッサから初期化の要否を示すビット情報を第１のプ
ロセッサ側に送る。第１のプロセッサ側ではビット情報
を加してレジスタを初期化するための信号を作成する。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１４】図１に、演算用ＬＳＩ内部のレジスタの構
成を示す。図１において、初期化用レジスタ１０はゲー
ト回路１で構成され、また初期化を必要とする演算処理
用レジスタ２０はリセット端子付フリップフロップ２に
よって構成されている。レジスタ群２０の初期化は、図
３に示すタイミングチャートのように汎用ＣＰＵが初期
化用レジスタ１０の出力により初期化用レジスタへの書
き込みのためのセレクト信号（＊ＣＳ３）、ライト（＊
ＷＲ）、データ（＊Ｄ０〜Ｄ８）を発生し、演算用レジ
スタの初期化信号を初期化用レジスタ１０において作成
する。図１を例にとると、＊ＣＳ３、＊ＷＲ、Ｄ０によ
り、レジスタ０の初期化信号（＊ＣＬＲ０〜ＣＬＲ８）
を作成する。この初期化信号は対応するレジスタのリセ
ット入力へ、レジスタのリセット信号とＯＲ（オア）を
取り、入力する。より具体的には、汎用ＣＰＵ側でＤ０
〜Ｄ８のデータを１，０，０，…，０というようにＤ０
のみを“１”とした初期化の要否を示すデータを用意し
て、汎用ＣＰＵ側から図６の（Ｂ）の手順で演算用ＬＳ
Ｉの初期化用レジスタ１０にデータを書き込む。これに
より、初期化用レジスタ１０の１バイト８ビット中の各
々のビットへの書き込み信号から対応する１バイトの演
算用レジスタ２０の各々のビットに対応する初期化信号
を生成する。汎用ＣＰＵ側の初期化処理を従来例との比
較のために図６（Ｂ）に示した。従来と比べてマスク処
理のステップが省略されていることが明らかであろう。
成を示す。図１において、初期化用レジスタ１０はゲー
ト回路１で構成され、また初期化を必要とする演算処理
用レジスタ２０はリセット端子付フリップフロップ２に
よって構成されている。レジスタ群２０の初期化は、図
３に示すタイミングチャートのように汎用ＣＰＵが初期
化用レジスタ１０の出力により初期化用レジスタへの書
き込みのためのセレクト信号（＊ＣＳ３）、ライト（＊
ＷＲ）、データ（＊Ｄ０〜Ｄ８）を発生し、演算用レジ
スタの初期化信号を初期化用レジスタ１０において作成
する。図１を例にとると、＊ＣＳ３、＊ＷＲ、Ｄ０によ
り、レジスタ０の初期化信号（＊ＣＬＲ０〜ＣＬＲ８）
を作成する。この初期化信号は対応するレジスタのリセ
ット入力へ、レジスタのリセット信号とＯＲ（オア）を
取り、入力する。より具体的には、汎用ＣＰＵ側でＤ０
〜Ｄ８のデータを１，０，０，…，０というようにＤ０
のみを“１”とした初期化の要否を示すデータを用意し
て、汎用ＣＰＵ側から図６の（Ｂ）の手順で演算用ＬＳ
Ｉの初期化用レジスタ１０にデータを書き込む。これに
より、初期化用レジスタ１０の１バイト８ビット中の各
々のビットへの書き込み信号から対応する１バイトの演
算用レジスタ２０の各々のビットに対応する初期化信号
を生成する。汎用ＣＰＵ側の初期化処理を従来例との比
較のために図６（Ｂ）に示した。従来と比べてマスク処
理のステップが省略されていることが明らかであろう。
【００１５】なお、初期化用レジスタ１０の各々のビッ
トと初期化されるレジスタ２０との対応を図２に示すよ
うに１：ｎ（ｎ＝１，２，３，…）とすることができ
る。また、初期化用レジスタ１０に対応する複数個の演
算処理用レジスタ２０は同時に初期化を要するものであ
ることが望ましい。
トと初期化されるレジスタ２０との対応を図２に示すよ
うに１：ｎ（ｎ＝１，２，３，…）とすることができ
る。また、初期化用レジスタ１０に対応する複数個の演
算処理用レジスタ２０は同時に初期化を要するものであ
ることが望ましい。
【００１６】
【発明の効果】以上、説明したように、請求項１，２の
発明によれば、レジスタの各ビット毎の初期化の要否を
ビット情報で指示するようにしたので、従来、必要であ
ったマスク処理を省略でき、シーケンス演算処理の短縮
化に寄与することができる。
発明によれば、レジスタの各ビット毎の初期化の要否を
ビット情報で指示するようにしたので、従来、必要であ
ったマスク処理を省略でき、シーケンス演算処理の短縮
化に寄与することができる。
【図１】本発明実施例の回路構成を示すブロック図であ
る。
る。
【図２】本発明実施例の他の回路構成を示すブロック図
である。
である。
【図３】従来の動作タイミングを示すタイミングチャー
トである。
トである。
【図４】シーケンス演算のための汎用ＣＰＵの処理手順
を示すフローチャートである。
を示すフローチャートである。
【図５】シーケンス演算のための演算ＬＳＩの処理手順
を示すフローチャートである。
を示すフローチャートである。
【図６】（Ａ）および（Ｂ）はそれぞれ従来例および本
発明実施例の初期化処理内容を示すフローチャートであ
る。
発明実施例の初期化処理内容を示すフローチャートであ
る。
１ ゲート回路 ２ Ｄ型フリップフロップ １０ 初期化用レジスタ ２０ 演算処理用レジスタ
Claims (2)
- 【請求項１】 レジスタを用いてシーケンスプログラム
中のビット演算を行う第１のプロセッサと、シーケンス
プログラム中の前記ビット演算以外の演算処理を実行す
る第２のプロセッサとを有し、該第２のプロセッサから
の指示で前記第１のプロセッサのレジスタを初期化する
プログラマブルコントローラにおいて、 前記レジスタ内の各ビットに対応させて、初期化の要否
を示す複数のビット情報を発生する手段を前記第２のプ
ロセッサ側に設け、 前記複数のビット情報を受け取り、該ビット情報を加工
して、前記レジスタ内の所定ビットを初期化する信号を
発生する手段を前記第１のプロセッサ側に設けたことを
特徴とするプログラマブルコントローラ。 - 【請求項２】 レジスタを用いてシーケンスプログラム
中のビット演算を行う第１のプロセッサと、シーケンス
プログラム中の前記ビット演算以外の演算処理を実行す
る第２のプロセッサとを有し、該第２のプロセッサから
の指示で前記第１のプロセッサのレジスタを初期化する
プログラマブルコントローラのレジスタ初期化方法にお
いて、 前記第２のプロセッサは、前記レジスタ内の各ビットに
対応させて、初期化の要否を示す複数のビット情報を発
生し、 前記第１のプロセッサは、前記複数のビット情報を受け
取り、該ビット情報を加工して、前記レジスタ内の所定
ビットを初期化する信号を発生することを特徴とするプ
ログラマブルコントローラのレジスタ初期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175995A JPH08328852A (ja) | 1995-05-30 | 1995-05-30 | プログラマブルコントローラおよびそのレジスタ初期化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13175995A JPH08328852A (ja) | 1995-05-30 | 1995-05-30 | プログラマブルコントローラおよびそのレジスタ初期化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328852A true JPH08328852A (ja) | 1996-12-13 |
Family
ID=15065521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13175995A Pending JPH08328852A (ja) | 1995-05-30 | 1995-05-30 | プログラマブルコントローラおよびそのレジスタ初期化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08328852A (ja) |
-
1995
- 1995-05-30 JP JP13175995A patent/JPH08328852A/ja active Pending
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