JPH08329677A - 半導体装置における電源電圧検出装置および半導体装置 - Google Patents
半導体装置における電源電圧検出装置および半導体装置Info
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- JPH08329677A JPH08329677A JP7156688A JP15668895A JPH08329677A JP H08329677 A JPH08329677 A JP H08329677A JP 7156688 A JP7156688 A JP 7156688A JP 15668895 A JP15668895 A JP 15668895A JP H08329677 A JPH08329677 A JP H08329677A
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Abstract
(57)【要約】
【目的】 電源電圧に応じて適切な回路または動作を選
択できるようにする。 【構成】 電圧検出回路２０は電源電圧が基準電圧を越
えているか否かを検出し、検出結果を電圧検出信号とし
て出力する。ワード線昇圧回路１４は電圧検出信号に応
じて電源電圧が基準電圧以下のときにのみ動作し、ダミ
ーセルドライバ１５は電圧検出信号に応じて電源電圧が
基準電圧を越えているときにのみ動作する。
択できるようにする。 【構成】 電圧検出回路２０は電源電圧が基準電圧を越
えているか否かを検出し、検出結果を電圧検出信号とし
て出力する。ワード線昇圧回路１４は電圧検出信号に応
じて電源電圧が基準電圧以下のときにのみ動作し、ダミ
ーセルドライバ１５は電圧検出信号に応じて電源電圧が
基準電圧を越えているときにのみ動作する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における電
源電圧を検出する電源電圧検出装置およびこの電源電圧
検出装置を含む半導体装置に関する。
源電圧を検出する電源電圧検出装置およびこの電源電圧
検出装置を含む半導体装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ等の半導体装置で
は、使用電源電圧の広範囲化（低電圧化）に伴い、電源
電圧に対する回路動作マージンも広いものが要求されて
いる。この場合、回路の設計では、低電圧側での動作の
保証に注力することになる。
は、使用電源電圧の広範囲化（低電圧化）に伴い、電源
電圧に対する回路動作マージンも広いものが要求されて
いる。この場合、回路の設計では、低電圧側での動作の
保証に注力することになる。
【０００３】
【発明が解決しようとする課題】従来、半導体装置の低
電圧側での動作を保証するための手段としては、例えば
昇圧回路が用いられていた。しかしながら、従来の昇圧
回路では、電源電圧が低い場合に合わせて昇圧電位（昇
圧する電圧の大きさ）を設定すると、電源電圧が高い場
合には必要以上に電位を上げてしまうという問題点があ
った。
電圧側での動作を保証するための手段としては、例えば
昇圧回路が用いられていた。しかしながら、従来の昇圧
回路では、電源電圧が低い場合に合わせて昇圧電位（昇
圧する電圧の大きさ）を設定すると、電源電圧が高い場
合には必要以上に電位を上げてしまうという問題点があ
った。
【０００４】また、従来の半導体メモリ等における出力
回路では、低電圧側での動作を保証するために、出力段
のトランジスタとしてはサイズの大きなものが必要であ
った。しかしながら、この場合、電源電圧が高いときに
はトランジスタの貫通電流が大きくなり、この貫通電流
はノイズとなり、半導体装置自身のみならず外部回路の
動作マージンの劣化をまねくという問題点があった。
回路では、低電圧側での動作を保証するために、出力段
のトランジスタとしてはサイズの大きなものが必要であ
った。しかしながら、この場合、電源電圧が高いときに
はトランジスタの貫通電流が大きくなり、この貫通電流
はノイズとなり、半導体装置自身のみならず外部回路の
動作マージンの劣化をまねくという問題点があった。
【０００５】また、低電圧側での動作を保証するように
回路を設計した場合には、電源電圧が高いときには回路
の消費電流が必要以上に増加し、半導体装置のスペック
が劣ることになるのみならず、高電圧側での動作マージ
ンが不足したり発熱量が増加するという問題点があっ
た。この問題点に対して、従来は、例えばユーザの手動
による外部端子の切り替えやダウンコンバータ（降圧回
路）によって対処していた。しかしながら、外部端子の
切り替えは、事実上電源電圧の指定を行うものであり、
操作が煩雑であるという問題点があった。一方、ダウン
コンバータは複雑な回路構成であり、設計および製造プ
ロセスが難しいという問題点があった。
回路を設計した場合には、電源電圧が高いときには回路
の消費電流が必要以上に増加し、半導体装置のスペック
が劣ることになるのみならず、高電圧側での動作マージ
ンが不足したり発熱量が増加するという問題点があっ
た。この問題点に対して、従来は、例えばユーザの手動
による外部端子の切り替えやダウンコンバータ（降圧回
路）によって対処していた。しかしながら、外部端子の
切り替えは、事実上電源電圧の指定を行うものであり、
操作が煩雑であるという問題点があった。一方、ダウン
コンバータは複雑な回路構成であり、設計および製造プ
ロセスが難しいという問題点があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その第１の課題は、半導体装置が電源電圧に応じ
て適切な回路または動作を選択できるように半導体装置
の電源電圧を検出する半導体装置における電源電圧検出
装置を提供することにある。
ので、その第１の課題は、半導体装置が電源電圧に応じ
て適切な回路または動作を選択できるように半導体装置
の電源電圧を検出する半導体装置における電源電圧検出
装置を提供することにある。
【０００７】また、本発明の第２の課題は、電源電圧に
応じて適切な回路または動作を選択できるようにした半
導体装置を提供することにある。
応じて適切な回路または動作を選択できるようにした半
導体装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置における電源電圧検出装置は、所定の電源電圧範囲内
で電源電圧によらずに略一定の比較用電位を生成する比
較用電位生成手段と、電源電圧に応じて変化する電位を
比較用電位生成手段によって生成された比較用電位と比
較することによって、電源電圧が所定の電圧を越えてい
るか否かを検出する検出手段とを備えたものである。
置における電源電圧検出装置は、所定の電源電圧範囲内
で電源電圧によらずに略一定の比較用電位を生成する比
較用電位生成手段と、電源電圧に応じて変化する電位を
比較用電位生成手段によって生成された比較用電位と比
較することによって、電源電圧が所定の電圧を越えてい
るか否かを検出する検出手段とを備えたものである。
【０００９】請求項２記載の半導体装置における電源電
圧検出装置は、請求項１記載の電源電圧検出装置におい
て、検出手段が、比較用電位生成手段によって生成され
た比較用電位を入力し、この比較用電位と電源電圧に応
じて変化する論理しきい値との大小関係に応じて異なる
論理値を出力する論理回路を有するように構成したもの
である。
圧検出装置は、請求項１記載の電源電圧検出装置におい
て、検出手段が、比較用電位生成手段によって生成され
た比較用電位を入力し、この比較用電位と電源電圧に応
じて変化する論理しきい値との大小関係に応じて異なる
論理値を出力する論理回路を有するように構成したもの
である。
【００１０】請求項３記載の半導体装置は、所定の電源
電圧範囲内で電源電圧によらずに略一定の比較用電位を
生成する比較用電位生成手段と、電源電圧に応じて変化
する電位を比較用電位生成手段によって生成された比較
用電位と比較することによって、電源電圧が所定の電圧
を越えているか否かを検出する検出手段と、この検出手
段の検出結果に基づいて、使用する回路または動作を選
択する選択手段とを備えたものである。
電圧範囲内で電源電圧によらずに略一定の比較用電位を
生成する比較用電位生成手段と、電源電圧に応じて変化
する電位を比較用電位生成手段によって生成された比較
用電位と比較することによって、電源電圧が所定の電圧
を越えているか否かを検出する検出手段と、この検出手
段の検出結果に基づいて、使用する回路または動作を選
択する選択手段とを備えたものである。
【００１１】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、選択手段が、ダイナミック・
ランダム・アクセス・メモリにおいて、電源電圧が所定
の電圧を越えている場合にはダミーセルを駆動するダミ
ーセルドライバを動作させ、電源電圧が所定の電圧を越
えていない場合にはワード線の電位を昇圧するワード線
昇圧回路を動作させるように構成したものである。
載の半導体装置において、選択手段が、ダイナミック・
ランダム・アクセス・メモリにおいて、電源電圧が所定
の電圧を越えている場合にはダミーセルを駆動するダミ
ーセルドライバを動作させ、電源電圧が所定の電圧を越
えていない場合にはワード線の電位を昇圧するワード線
昇圧回路を動作させるように構成したものである。
【００１２】請求項５記載の半導体装置は、請求項３記
載の半導体装置において、選択手段が、電源電圧を昇圧
する昇圧回路において、検出手段の検出結果に基づい
て、昇圧する電圧の大きさを選択するように構成したも
のである。
載の半導体装置において、選択手段が、電源電圧を昇圧
する昇圧回路において、検出手段の検出結果に基づい
て、昇圧する電圧の大きさを選択するように構成したも
のである。
【００１３】請求項６記載の半導体装置は、請求項３記
載の半導体装置において、選択手段が、ディジタル信号
を出力する出力回路において、検出手段の検出結果に基
づいて、ディジタル信号の値に応じて選択的に電流を通
過させるトランジスタの数を選択するように構成したも
のである。
載の半導体装置において、選択手段が、ディジタル信号
を出力する出力回路において、検出手段の検出結果に基
づいて、ディジタル信号の値に応じて選択的に電流を通
過させるトランジスタの数を選択するように構成したも
のである。
【００１４】請求項７記載の半導体装置は、請求項３記
載の半導体装置において、選択手段が、検出手段の検出
結果に基づいて、論理回路に供給するための電流を通過
させるトランジスタの数を選択するように構成したもの
である。
載の半導体装置において、選択手段が、検出手段の検出
結果に基づいて、論理回路に供給するための電流を通過
させるトランジスタの数を選択するように構成したもの
である。
【００１５】
【作用】請求項１記載の半導体装置における電源電圧検
出装置では、比較用電位生成手段によって、所定の電源
電圧範囲内で電源電圧によらずに略一定の比較用電位が
生成され、検出手段によって、電源電圧に応じて変化す
る電位が比較用電位生成手段によって生成された比較用
電位と比較されて、電源電圧が所定の電圧を越えている
か否かが検出される。請求項２記載の半導体装置におけ
る電源電圧検出装置では、検出手段としての論理回路
は、比較用電位生成手段によって生成された比較用電位
を入力し、この比較用電位と電源電圧に応じて変化する
論理しきい値との大小関係に応じて異なる論理値を出力
する。
出装置では、比較用電位生成手段によって、所定の電源
電圧範囲内で電源電圧によらずに略一定の比較用電位が
生成され、検出手段によって、電源電圧に応じて変化す
る電位が比較用電位生成手段によって生成された比較用
電位と比較されて、電源電圧が所定の電圧を越えている
か否かが検出される。請求項２記載の半導体装置におけ
る電源電圧検出装置では、検出手段としての論理回路
は、比較用電位生成手段によって生成された比較用電位
を入力し、この比較用電位と電源電圧に応じて変化する
論理しきい値との大小関係に応じて異なる論理値を出力
する。
【００１６】請求項３記載の半導体装置では、比較用電
位生成手段によって、所定の電源電圧範囲内で電源電圧
によらずに略一定の比較用電位が生成され、検出手段に
よって、電源電圧に応じて変化する電位が比較用電位生
成手段によって生成された比較用電位と比較されて、電
源電圧が所定の電圧を越えているか否かが検出され、こ
の検出手段の検出結果に基づいて、選択手段によって、
使用する回路または動作が選択される。請求項４記載の
半導体装置では、選択手段は、ダイナミック・ランダム
・アクセス・メモリにおいて、電源電圧が所定の電圧を
越えている場合にはダミーセルを駆動するダミーセルド
ライバを動作させ、電源電圧が所定の電圧を越えていな
い場合にはワード線の電位を昇圧するワード線昇圧回路
を動作させる。請求項５記載の半導体装置では、選択手
段は、電源電圧を昇圧する昇圧回路において、検出手段
の検出結果に基づいて、昇圧する電圧の大きさを選択す
る。請求項６記載の半導体装置では、選択手段は、ディ
ジタル信号を出力する出力回路において、検出手段の検
出結果に基づいて、ディジタル信号の値に応じて選択的
に電流を通過させるトランジスタの数を選択する。請求
項７記載の半導体装置では、選択手段は、検出手段の検
出結果に基づいて、論理回路に供給するための電流を通
過させるトランジスタの数を選択する。
位生成手段によって、所定の電源電圧範囲内で電源電圧
によらずに略一定の比較用電位が生成され、検出手段に
よって、電源電圧に応じて変化する電位が比較用電位生
成手段によって生成された比較用電位と比較されて、電
源電圧が所定の電圧を越えているか否かが検出され、こ
の検出手段の検出結果に基づいて、選択手段によって、
使用する回路または動作が選択される。請求項４記載の
半導体装置では、選択手段は、ダイナミック・ランダム
・アクセス・メモリにおいて、電源電圧が所定の電圧を
越えている場合にはダミーセルを駆動するダミーセルド
ライバを動作させ、電源電圧が所定の電圧を越えていな
い場合にはワード線の電位を昇圧するワード線昇圧回路
を動作させる。請求項５記載の半導体装置では、選択手
段は、電源電圧を昇圧する昇圧回路において、検出手段
の検出結果に基づいて、昇圧する電圧の大きさを選択す
る。請求項６記載の半導体装置では、選択手段は、ディ
ジタル信号を出力する出力回路において、検出手段の検
出結果に基づいて、ディジタル信号の値に応じて選択的
に電流を通過させるトランジスタの数を選択する。請求
項７記載の半導体装置では、選択手段は、検出手段の検
出結果に基づいて、論理回路に供給するための電流を通
過させるトランジスタの数を選択する。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１８】図１は本発明の第１の実施例に係る電源電
圧検出装置を含む半導体装置の構成を示すブロック図で
ある。本実施例は、本発明をＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）のロウ（行）アドレス制
御系に適用した例である。
圧検出装置を含む半導体装置の構成を示すブロック図で
ある。本実施例は、本発明をＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）のロウ（行）アドレス制
御系に適用した例である。
【００１９】図１に示すように、本実施例におけるＤＲ
ＡＭは、アドレス信号ＡＸ0 〜ＡＸn をラッチするアド
レスバッファ１１と、このアドレスバッファ１１にラッ
チされたアドレス信号ＸＡ0 〜ＸＡn に基づいてロウア
ドレスをデコードして図示しないメモリセルアレイのワ
ード線を選択するためのデコーダ信号を出力するアドレ
スデコーダ１２と、このアドレスデコーダ１２からのデ
コーダ信号に応じてメモリセルアレイのワード線を駆動
するワード線ドライバ１３と、ワード線の電位を昇圧す
るワード線昇圧回路１４と、ダミーセルを駆動するダミ
ーセルドライバ１５と、ロウアドレスストローブ信号Ｒ
ＡＳＢを入力して、アドレスバッファ１１、アドレスデ
コーダ１２、ワード線ドライバ１３、ワード線昇圧回路
１４およびダミーセルドライバ１５に対するタイミング
信号を生成するＲＡＳ系タイミングジェネレータ１６と
を備えている。本実施例におけるＤＲＡＭは、更に、Ｒ
ＡＳ系タイミングジェネレータ１６からのタイミング信
号を入力して、電源電圧が所定の電圧を越えているか否
かを検出する検出手段としての電圧検出回路２０を備え
ている。
ＡＭは、アドレス信号ＡＸ0 〜ＡＸn をラッチするアド
レスバッファ１１と、このアドレスバッファ１１にラッ
チされたアドレス信号ＸＡ0 〜ＸＡn に基づいてロウア
ドレスをデコードして図示しないメモリセルアレイのワ
ード線を選択するためのデコーダ信号を出力するアドレ
スデコーダ１２と、このアドレスデコーダ１２からのデ
コーダ信号に応じてメモリセルアレイのワード線を駆動
するワード線ドライバ１３と、ワード線の電位を昇圧す
るワード線昇圧回路１４と、ダミーセルを駆動するダミ
ーセルドライバ１５と、ロウアドレスストローブ信号Ｒ
ＡＳＢを入力して、アドレスバッファ１１、アドレスデ
コーダ１２、ワード線ドライバ１３、ワード線昇圧回路
１４およびダミーセルドライバ１５に対するタイミング
信号を生成するＲＡＳ系タイミングジェネレータ１６と
を備えている。本実施例におけるＤＲＡＭは、更に、Ｒ
ＡＳ系タイミングジェネレータ１６からのタイミング信
号を入力して、電源電圧が所定の電圧を越えているか否
かを検出する検出手段としての電圧検出回路２０を備え
ている。
【００２０】図２は図１における電圧検出回路２０の構
成を示す回路図である。この電圧検出回路２０は電圧検
出部２１と出力保持部２２とを備えている。電圧検出部
２１は、ＲＡＳ系タイミングジェネレータ１６からのタ
イミング信号である入力信号ＩＮを入力するバッファ２
３と、このバッファ２３の出力を入力するインバータ２
４と、バッファ２３とインバータ２４との接続点である
ａ点にドレインが接続されたｎＭＯＳトランジスタ２５
とを備えている。トランジスタ２５のソースは接地さ
れ、ゲートはドレインに接続されている。バッファ２３
は２つのインバータを直列に接続して構成されている。
バッファ２３およびトランジスタ２５が本発明における
比較用電位生成手段に対応し、インバータ２４が本発明
における検出手段に対応する。
成を示す回路図である。この電圧検出回路２０は電圧検
出部２１と出力保持部２２とを備えている。電圧検出部
２１は、ＲＡＳ系タイミングジェネレータ１６からのタ
イミング信号である入力信号ＩＮを入力するバッファ２
３と、このバッファ２３の出力を入力するインバータ２
４と、バッファ２３とインバータ２４との接続点である
ａ点にドレインが接続されたｎＭＯＳトランジスタ２５
とを備えている。トランジスタ２５のソースは接地さ
れ、ゲートはドレインに接続されている。バッファ２３
は２つのインバータを直列に接続して構成されている。
バッファ２３およびトランジスタ２５が本発明における
比較用電位生成手段に対応し、インバータ２４が本発明
における検出手段に対応する。
【００２１】出力保持部２２は、バッファ２４の出力を
選択的に通過させるトランスファゲート２６と、入力信
号ＩＮを入力するインバータ２７とを備えている。トラ
ンスファゲート２６は、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタのドレインとソース、およびソースとド
レインを接続して構成されている。ｐＭＯＳトランジス
タのゲートにはインバータ２７の出力が印加され、ｎＭ
ＯＳトランジスタのゲートには入力信号ＩＮが印加され
るようになっている。出力保持部２２は、更に、トラン
スファゲート２６の出力を入力するインバータ２８と、
入力端がインバータ２８の出力端に接続され、出力端が
インバータ２８の入力端に接続されたインバータ２９
と、インバータ２８の出力を入力するインバータ３０と
を備えている。インバータ３０の出力は電圧検出回路２
０の出力信号である電圧検出信号ＤＳとなっている。
選択的に通過させるトランスファゲート２６と、入力信
号ＩＮを入力するインバータ２７とを備えている。トラ
ンスファゲート２６は、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタのドレインとソース、およびソースとド
レインを接続して構成されている。ｐＭＯＳトランジス
タのゲートにはインバータ２７の出力が印加され、ｎＭ
ＯＳトランジスタのゲートには入力信号ＩＮが印加され
るようになっている。出力保持部２２は、更に、トラン
スファゲート２６の出力を入力するインバータ２８と、
入力端がインバータ２８の出力端に接続され、出力端が
インバータ２８の入力端に接続されたインバータ２９
と、インバータ２８の出力を入力するインバータ３０と
を備えている。インバータ３０の出力は電圧検出回路２
０の出力信号である電圧検出信号ＤＳとなっている。
【００２２】次に、図３および図４を参照して、図２に
示した電圧検出回路２０の動作について説明する。
示した電圧検出回路２０の動作について説明する。
【００２３】電圧検出部２１では、入力信号ＩＮが
“Ｈ”レベルになると、バッファ２３およびトランジス
タ２５によって、ａ点に所定の電源電圧範囲内で電源電
圧によらずに略一定の比較用電位ｖ2 が生成される。電
源電圧とａ点の電位との関係を図３において符号３１で
示す。電源電圧の範囲は例えば１．５〜４Ｖであり、こ
の範囲ではａ点の電位は略一定（ｖ2 ）になる。比較用
電位ｖ2 の大きさは、バッファ２３と、トランジスタ２
５の能力（通過電流の大きさ）によって制御することが
できる。一方、インバータ２４の論理しきい値は、図３
において符号３２で示すように、電源電圧が高い程高く
なるように電源電圧に応じて変化する。ここで、インバ
ータ２４の論理しきい値が比較用電位ｖ2 と一致すると
きの電源電圧の大きさを基準電圧ｖ1 とする。基準電圧
ｖ1 の大きさは、トランジスタ２５を直列に接続する段
数で制御することができる。電源電圧が基準電圧ｖ1 以
下のときは、インバータ２４の論理しきい値が比較用電
位ｖ2 以下となり、比較用電位ｖ2 を入力するインバー
タ２４の出力は“Ｌ”レベルとなる。一方、電源電圧が
基準電圧ｖ1 を越えているときは、インバータ２４の論
理しきい値が比較用電位ｖ2 を越え、インバータ２４の
出力は“Ｈ”レベルとなる。
“Ｈ”レベルになると、バッファ２３およびトランジス
タ２５によって、ａ点に所定の電源電圧範囲内で電源電
圧によらずに略一定の比較用電位ｖ2 が生成される。電
源電圧とａ点の電位との関係を図３において符号３１で
示す。電源電圧の範囲は例えば１．５〜４Ｖであり、こ
の範囲ではａ点の電位は略一定（ｖ2 ）になる。比較用
電位ｖ2 の大きさは、バッファ２３と、トランジスタ２
５の能力（通過電流の大きさ）によって制御することが
できる。一方、インバータ２４の論理しきい値は、図３
において符号３２で示すように、電源電圧が高い程高く
なるように電源電圧に応じて変化する。ここで、インバ
ータ２４の論理しきい値が比較用電位ｖ2 と一致すると
きの電源電圧の大きさを基準電圧ｖ1 とする。基準電圧
ｖ1 の大きさは、トランジスタ２５を直列に接続する段
数で制御することができる。電源電圧が基準電圧ｖ1 以
下のときは、インバータ２４の論理しきい値が比較用電
位ｖ2 以下となり、比較用電位ｖ2 を入力するインバー
タ２４の出力は“Ｌ”レベルとなる。一方、電源電圧が
基準電圧ｖ1 を越えているときは、インバータ２４の論
理しきい値が比較用電位ｖ2 を越え、インバータ２４の
出力は“Ｈ”レベルとなる。
【００２４】出力保持部２２では、トランスファゲート
２６は入力信号ＩＮが“Ｈ”レベルのときに電圧検出部
２１の出力（インバータ２４の出力）を通過させる。イ
ンバータ２８〜３０はインバータ型ラッチ回路を構成し
ており、トランスファゲート２６を通過した電圧検出部
２１の出力を、次にトランスファゲート２６が開けられ
るまで保持して、電圧検出信号ＤＳとして出力する。
２６は入力信号ＩＮが“Ｈ”レベルのときに電圧検出部
２１の出力（インバータ２４の出力）を通過させる。イ
ンバータ２８〜３０はインバータ型ラッチ回路を構成し
ており、トランスファゲート２６を通過した電圧検出部
２１の出力を、次にトランスファゲート２６が開けられ
るまで保持して、電圧検出信号ＤＳとして出力する。
【００２５】図４は、電源電圧Ｖccが基準電圧ｖ1 を越
えているときにおける電圧検出回路２０の各部の波形を
示したものである。この図において、符号３３はａ点の
電位を示し、３４はインバータ２４の論理しきい値を示
している。この図に示した例では、インバータ２４の論
理しきい値３４が比較用電位ｖ2 を越えているので、イ
ンバータ２４の出力は“Ｈ”レベルとなり、電圧検出回
路２０の出力である電圧検出信号ＤＳも“Ｈ”レベルと
なっている。
えているときにおける電圧検出回路２０の各部の波形を
示したものである。この図において、符号３３はａ点の
電位を示し、３４はインバータ２４の論理しきい値を示
している。この図に示した例では、インバータ２４の論
理しきい値３４が比較用電位ｖ2 を越えているので、イ
ンバータ２４の出力は“Ｈ”レベルとなり、電圧検出回
路２０の出力である電圧検出信号ＤＳも“Ｈ”レベルと
なっている。
【００２６】以上の動作により、電圧検出回路２０は、
電源電圧が基準電圧ｖ1 以下のときには電圧検出信号Ｄ
Ｓとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ
1 を越えているときには電圧検出信号ＤＳとして“Ｈ”
レベルを出力する。電圧検出信号ＤＳはワード線昇圧回
路１４およびダミーセルドライバ１５に入力される。本
実施例では、ワード線昇圧回路１４は電圧検出信号ＤＳ
に応じて電源電圧が基準電圧ｖ1 以下のときにのみ動作
し、ダミーセルドライバ１５は電圧検出信号ＤＳに応じ
て電源電圧が基準電圧ｖ1 を越えているときにのみ動作
する。これは、ダミーセルドライバ１５は電源電圧が高
い場合に適していることと、電源電圧が高いときに必要
以上にワード線の電位を昇圧するのを防止するという理
由からである。
電源電圧が基準電圧ｖ1 以下のときには電圧検出信号Ｄ
Ｓとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ
1 を越えているときには電圧検出信号ＤＳとして“Ｈ”
レベルを出力する。電圧検出信号ＤＳはワード線昇圧回
路１４およびダミーセルドライバ１５に入力される。本
実施例では、ワード線昇圧回路１４は電圧検出信号ＤＳ
に応じて電源電圧が基準電圧ｖ1 以下のときにのみ動作
し、ダミーセルドライバ１５は電圧検出信号ＤＳに応じ
て電源電圧が基準電圧ｖ1 を越えているときにのみ動作
する。これは、ダミーセルドライバ１５は電源電圧が高
い場合に適していることと、電源電圧が高いときに必要
以上にワード線の電位を昇圧するのを防止するという理
由からである。
【００２７】図５は、図１におけるワード線ドライバ１
３およびワード線昇圧回路１４の構成を示す回路図であ
る。なお、図５では、ワード線ドライバ１３について、
１つのワード線に対応する部分のみを示している。ワー
ド線昇圧回路１４は、電圧検出回路２０からの電圧検出
信号ＤＳを入力するインバータ４１と、このインバータ
４１の出力とＲＡＳ系タイミングジェネレータ１６から
の昇圧信号Ｓ1 とを入力するナンド（ＮＡＮＤ）ゲート
４２と、それぞれナンドゲート４２の出力を入力するイ
ンバータ４３，４４と、ｐＭＯＳトランジスタ４５と、
一端がインバータ４４の出力端に接続された昇圧用容量
４６とを備えている。トランジスタ４５のソースには電
源電圧Ｖccが印加され、ゲートはインバータ４３の出力
端に接続され、ドレインは昇圧用容量４６の他端に接続
されている。インバータ４１およびナンドゲート４２は
本発明における選択手段の一部に相当する。
３およびワード線昇圧回路１４の構成を示す回路図であ
る。なお、図５では、ワード線ドライバ１３について、
１つのワード線に対応する部分のみを示している。ワー
ド線昇圧回路１４は、電圧検出回路２０からの電圧検出
信号ＤＳを入力するインバータ４１と、このインバータ
４１の出力とＲＡＳ系タイミングジェネレータ１６から
の昇圧信号Ｓ1 とを入力するナンド（ＮＡＮＤ）ゲート
４２と、それぞれナンドゲート４２の出力を入力するイ
ンバータ４３，４４と、ｐＭＯＳトランジスタ４５と、
一端がインバータ４４の出力端に接続された昇圧用容量
４６とを備えている。トランジスタ４５のソースには電
源電圧Ｖccが印加され、ゲートはインバータ４３の出力
端に接続され、ドレインは昇圧用容量４６の他端に接続
されている。インバータ４１およびナンドゲート４２は
本発明における選択手段の一部に相当する。
【００２８】ワード線ドライバ１３は、それぞれＣＭＯ
Ｓで構成されたインバータ４７，４８を備えている。イ
ンバータ４７の入力端にはアドレスデコーダ１２からの
デコーダ信号Ｓ2 が入力されるようになっている。イン
バータ４７の出力端はインバータ４８の入力端に接続さ
れ、インバータ４８の出力端は図示しないメモリセルア
レイのワード線に接続されている。各インバータ４７，
４８のｐＭＯＳトランジスタのソースはワード線ドライ
バ用電源ライン４９に接続され、各インバータ４７，４
８のｎＭＯＳトランジスタのソースは接地されている。
ワード線ドライバ用電源ライン４９は、ワード線昇圧回
路１４におけるトランジスタ４５と昇圧用容量４６との
接続点に接続されている。
Ｓで構成されたインバータ４７，４８を備えている。イ
ンバータ４７の入力端にはアドレスデコーダ１２からの
デコーダ信号Ｓ2 が入力されるようになっている。イン
バータ４７の出力端はインバータ４８の入力端に接続さ
れ、インバータ４８の出力端は図示しないメモリセルア
レイのワード線に接続されている。各インバータ４７，
４８のｐＭＯＳトランジスタのソースはワード線ドライ
バ用電源ライン４９に接続され、各インバータ４７，４
８のｎＭＯＳトランジスタのソースは接地されている。
ワード線ドライバ用電源ライン４９は、ワード線昇圧回
路１４におけるトランジスタ４５と昇圧用容量４６との
接続点に接続されている。
【００２９】次に、図６のタイミングチャートを参照し
て、図５に示したワード線昇圧回路１４およびワード線
ドライバ１３の動作について説明する。昇圧信号Ｓ1 は
ロウアドレスのデコードの際に“Ｈ”レベルになる。電
源電圧が基準電圧ｖ1 を越えているとき、すなわち電圧
検出信号ＤＳが“Ｈ”レベルのときは、昇圧信号Ｓ1が
“Ｈ”レベルであるか“Ｌ”レベルであるかにかかわら
ず、ナンドゲート４２の出力ａ1 は“Ｈ”レベルとなる
（図６（ａ））。このときは、ワード線昇圧回路１４の
出力ｂ1 、すなわちワード線ドライバ用電源ライン４９
の電位は電源電圧Ｖccの電位となる（図６（ｂ））。一
方、電源電圧が基準電圧ｖ1 以下のとき、すなわち電圧
検出信号ＤＳが“Ｌ”レベルのときは、昇圧信号Ｓ1 が
“Ｈ”レベルのときにのみ、ナンドゲート４２の出力ａ
1 が“Ｌ”レベルとなる（図６（ａ））。このときは、
ワード線昇圧回路１４の出力ｂ1 、すなわちワード線ド
ライバ用電源ライン４９の電位は、電源電圧Ｖccに昇圧
用容量４６からの放電分が加算されて昇圧された電位と
なる（図６（ｂ））。ワード線ドライバ１３は、デコー
ダ信号Ｓ2 が“Ｈ”レベルになると（図６（ｃ））、ワ
ード線の電位を“Ｈ”レベルにする（図６（ｄ））。こ
のとき、ワード線の電位は、ワード線ドライバ用電源ラ
イン４９の電位となる。以上の動作により、ワード線の
“Ｈ”レベル時の電位は、電源電圧が基準電圧ｖ1 を越
えているときには電源電圧Ｖccとなり、電源電圧が基準
電圧ｖ1 以下のときには昇圧された電位となる。
て、図５に示したワード線昇圧回路１４およびワード線
ドライバ１３の動作について説明する。昇圧信号Ｓ1 は
ロウアドレスのデコードの際に“Ｈ”レベルになる。電
源電圧が基準電圧ｖ1 を越えているとき、すなわち電圧
検出信号ＤＳが“Ｈ”レベルのときは、昇圧信号Ｓ1が
“Ｈ”レベルであるか“Ｌ”レベルであるかにかかわら
ず、ナンドゲート４２の出力ａ1 は“Ｈ”レベルとなる
（図６（ａ））。このときは、ワード線昇圧回路１４の
出力ｂ1 、すなわちワード線ドライバ用電源ライン４９
の電位は電源電圧Ｖccの電位となる（図６（ｂ））。一
方、電源電圧が基準電圧ｖ1 以下のとき、すなわち電圧
検出信号ＤＳが“Ｌ”レベルのときは、昇圧信号Ｓ1 が
“Ｈ”レベルのときにのみ、ナンドゲート４２の出力ａ
1 が“Ｌ”レベルとなる（図６（ａ））。このときは、
ワード線昇圧回路１４の出力ｂ1 、すなわちワード線ド
ライバ用電源ライン４９の電位は、電源電圧Ｖccに昇圧
用容量４６からの放電分が加算されて昇圧された電位と
なる（図６（ｂ））。ワード線ドライバ１３は、デコー
ダ信号Ｓ2 が“Ｈ”レベルになると（図６（ｃ））、ワ
ード線の電位を“Ｈ”レベルにする（図６（ｄ））。こ
のとき、ワード線の電位は、ワード線ドライバ用電源ラ
イン４９の電位となる。以上の動作により、ワード線の
“Ｈ”レベル時の電位は、電源電圧が基準電圧ｖ1 を越
えているときには電源電圧Ｖccとなり、電源電圧が基準
電圧ｖ1 以下のときには昇圧された電位となる。
【００３０】図７は、図１におけるダミーセルドライバ
１５およびダミーセルの構成を示す回路図である。な
お、図７では、１つのビット線対バーＢＬn ，ＢＬn に
対応するダミーセル６０のみを示している。ダミーセル
ドライバ１５は、ＲＡＳ系タイミングジェネレータ１６
からのダミーセル信号Ｓ3 と電圧検出回路２０からの電
圧検出信号ＤＳとを入力するアンド（ＡＮＤ）ゲート５
１と、それぞれアンドゲート５１の出力を入力するイン
バータ５２，５３と、インバータ５２の出力を入力する
インバータ５４とを備えている。アンドゲート５１は本
発明における選択手段の一部に相当する。
１５およびダミーセルの構成を示す回路図である。な
お、図７では、１つのビット線対バーＢＬn ，ＢＬn に
対応するダミーセル６０のみを示している。ダミーセル
ドライバ１５は、ＲＡＳ系タイミングジェネレータ１６
からのダミーセル信号Ｓ3 と電圧検出回路２０からの電
圧検出信号ＤＳとを入力するアンド（ＡＮＤ）ゲート５
１と、それぞれアンドゲート５１の出力を入力するイン
バータ５２，５３と、インバータ５２の出力を入力する
インバータ５４とを備えている。アンドゲート５１は本
発明における選択手段の一部に相当する。
【００３１】ダミーセル６０は、ドレインがリファレン
ス側のビット線バーＢＬn に接続されたＭＯＳトランジ
スタ６１と、一端がトランジスタ６１のソースに接続さ
れたキャパシタ６２と、ドレインがトランジスタ６１の
ソースに接続されたＭＯＳトランジスタ６３とを備えて
いる。トランジスタ６１のゲートはダミーセルドライバ
１５のインバータ５４の出力端に接続されている。キャ
パシタ６２は、例えばメモリセルの蓄積容量の１／２の
容量を有し、他端にはプレート電位が印加されるように
なっている。トランジスタ６３のゲートはダミーセルド
ライバ１５のインバータ５３の出力端に接続され、ソー
スは接地されている。
ス側のビット線バーＢＬn に接続されたＭＯＳトランジ
スタ６１と、一端がトランジスタ６１のソースに接続さ
れたキャパシタ６２と、ドレインがトランジスタ６１の
ソースに接続されたＭＯＳトランジスタ６３とを備えて
いる。トランジスタ６１のゲートはダミーセルドライバ
１５のインバータ５４の出力端に接続されている。キャ
パシタ６２は、例えばメモリセルの蓄積容量の１／２の
容量を有し、他端にはプレート電位が印加されるように
なっている。トランジスタ６３のゲートはダミーセルド
ライバ１５のインバータ５３の出力端に接続され、ソー
スは接地されている。
【００３２】次に、図８のタイミングチャートを参照し
て、図７に示したダミセルドライバ１５およびダミーセ
ル６０の動作について説明する。ダミーセルドライバ１
５は、アンドゲート５１によって、電圧検出回路２０か
らの電圧検出信号ＤＳが“Ｈ”レベルのときにのみ動作
される。ダミーセルドライバ１５が動作されていないと
きは、インバータ５４の出力ａ2 は“Ｌ”レベル、イン
バータ５３の出力ｂ2は“Ｈ”レベルであり（図８
（ａ）、（ｂ））、トランジスタ６１がオフとなり、ビ
ット線バーＢＬn の電位ｃ2 とビット線ＢＬn の電位ｄ
2 は等しくなっている（図８（ｃ））。電圧検出信号Ｄ
Ｓが“Ｈ”レベルのときにおいて、ダミーセル信号Ｓ3
が“Ｈ”レベルになると、まず、インバータ５３の出力
ｂ2 が“Ｌ”レベルとなって（図８（ｂ））、トランジ
スタ６３がオフとなり、少し遅れて、インバータ５４の
出力ａ2 が“Ｈ”レベルとなって（図８（ａ））、トラ
ンジスタ６１がオンとなり、リファレンス側のビット線
バーＢＬn がキャパシタ６２に接続され、ビット線バー
ＢＬn の電位ｃ2 が低下する（図８（ｃ））。キャパシ
タ６２に充電された電荷は、次にトランジスタ６３がオ
ンになったときに放電される。
て、図７に示したダミセルドライバ１５およびダミーセ
ル６０の動作について説明する。ダミーセルドライバ１
５は、アンドゲート５１によって、電圧検出回路２０か
らの電圧検出信号ＤＳが“Ｈ”レベルのときにのみ動作
される。ダミーセルドライバ１５が動作されていないと
きは、インバータ５４の出力ａ2 は“Ｌ”レベル、イン
バータ５３の出力ｂ2は“Ｈ”レベルであり（図８
（ａ）、（ｂ））、トランジスタ６１がオフとなり、ビ
ット線バーＢＬn の電位ｃ2 とビット線ＢＬn の電位ｄ
2 は等しくなっている（図８（ｃ））。電圧検出信号Ｄ
Ｓが“Ｈ”レベルのときにおいて、ダミーセル信号Ｓ3
が“Ｈ”レベルになると、まず、インバータ５３の出力
ｂ2 が“Ｌ”レベルとなって（図８（ｂ））、トランジ
スタ６３がオフとなり、少し遅れて、インバータ５４の
出力ａ2 が“Ｈ”レベルとなって（図８（ａ））、トラ
ンジスタ６１がオンとなり、リファレンス側のビット線
バーＢＬn がキャパシタ６２に接続され、ビット線バー
ＢＬn の電位ｃ2 が低下する（図８（ｃ））。キャパシ
タ６２に充電された電荷は、次にトランジスタ６３がオ
ンになったときに放電される。
【００３３】以上の動作により、ダミーセルドライバ１
５は、電源電圧が基準電圧ｖ1 を越えているときにのみ
動作される。ダミーセルドライバ１５を使用するときに
はワード線昇圧は行われない。従って、データ“１”時
のメモリセルのデータ量不足を生じる場合がある。そこ
で、上述の動作によってリファレンス側のビット線バー
ＢＬn の電位を下げるようにしている。
５は、電源電圧が基準電圧ｖ1 を越えているときにのみ
動作される。ダミーセルドライバ１５を使用するときに
はワード線昇圧は行われない。従って、データ“１”時
のメモリセルのデータ量不足を生じる場合がある。そこ
で、上述の動作によってリファレンス側のビット線バー
ＢＬn の電位を下げるようにしている。
【００３４】以上説明したように、本実施例によれば、
電圧検出回路２０によって電源電圧が基準電圧ｖ1 を越
えているか否かを自動的に検出して、電源電圧に応じて
適切な回路（ワード線昇圧回路１４、ダミーセルドライ
バ１５）を自動的に選択することができる。これによ
り、従来のように１つの回路で広範囲の電源電圧マージ
ンを保証する必要がなくなる。
電圧検出回路２０によって電源電圧が基準電圧ｖ1 を越
えているか否かを自動的に検出して、電源電圧に応じて
適切な回路（ワード線昇圧回路１４、ダミーセルドライ
バ１５）を自動的に選択することができる。これによ
り、従来のように１つの回路で広範囲の電源電圧マージ
ンを保証する必要がなくなる。
【００３５】また、本実施例における電圧検出回路２０
は通常の簡単な論理回路で構成することができる。ま
た、電圧検出回路２０は、ＲＡＳ系タイミングジェネレ
ータ１６からのパルス信号を用いて電源電圧を検出する
ため、貫通電流が少なく、常時電源電圧を検出する場合
に比べて消費電流を低減することができる。
は通常の簡単な論理回路で構成することができる。ま
た、電圧検出回路２０は、ＲＡＳ系タイミングジェネレ
ータ１６からのパルス信号を用いて電源電圧を検出する
ため、貫通電流が少なく、常時電源電圧を検出する場合
に比べて消費電流を低減することができる。
【００３６】次に、図９ないし図１１を用いて本発明の
第２の実施例について説明する。本実施例は、電源電圧
を昇圧する昇圧回路に本発明を適用した例である。
第２の実施例について説明する。本実施例は、電源電圧
を昇圧する昇圧回路に本発明を適用した例である。
【００３７】まず、本実施例との比較のために、図９を
用いて従来の昇圧回路について説明する。この昇圧回路
は、昇圧信号Ｓ4 を入力するインバータ１７１と、この
インバータ１７１の出力を入力するインバータ１７２
と、ソースに電源電圧が印加され、ゲートがインバータ
１７２の出力端に接続されたｐＭＯＳトランジスタ１７
３と、一端がインバータ１７２の出力端に接続され、他
端がトランジスタ１７３のドレインに接続された昇圧用
容量１７４とを備えている。トランジスタ１７３のドレ
インの電位は昇圧回路の出力ＯＵＴとなる。この昇圧回
路では、電源電圧が低い場合に合わせて昇圧電位（昇圧
する電圧の大きさ）を設定すると、電源電圧が高い場合
には必要以上に電位を上げてしまうという問題点があっ
た。また、半導体装置の微細化に伴い、トランジスタの
ゲート耐圧が問題となる。これに対処するに、図９に示
したように、出力段にクランプ用のｐＭＯＳトランジス
タ１４５を設けたものもある。このトランジスタ１４５
は、ドレインがトランジスタ１７３のドレインに接続さ
れ、ゲートおよびソースに電源電圧が印加されている。
このトランジスタ１４５は、昇圧回路の出力ＯＵＴの電
位が上がり過ぎたら、ドレイン側からソース側に電流を
流して電位の上昇を抑えるためのものであるが、実際に
は効果が少ない。
用いて従来の昇圧回路について説明する。この昇圧回路
は、昇圧信号Ｓ4 を入力するインバータ１７１と、この
インバータ１７１の出力を入力するインバータ１７２
と、ソースに電源電圧が印加され、ゲートがインバータ
１７２の出力端に接続されたｐＭＯＳトランジスタ１７
３と、一端がインバータ１７２の出力端に接続され、他
端がトランジスタ１７３のドレインに接続された昇圧用
容量１７４とを備えている。トランジスタ１７３のドレ
インの電位は昇圧回路の出力ＯＵＴとなる。この昇圧回
路では、電源電圧が低い場合に合わせて昇圧電位（昇圧
する電圧の大きさ）を設定すると、電源電圧が高い場合
には必要以上に電位を上げてしまうという問題点があっ
た。また、半導体装置の微細化に伴い、トランジスタの
ゲート耐圧が問題となる。これに対処するに、図９に示
したように、出力段にクランプ用のｐＭＯＳトランジス
タ１４５を設けたものもある。このトランジスタ１４５
は、ドレインがトランジスタ１７３のドレインに接続さ
れ、ゲートおよびソースに電源電圧が印加されている。
このトランジスタ１４５は、昇圧回路の出力ＯＵＴの電
位が上がり過ぎたら、ドレイン側からソース側に電流を
流して電位の上昇を抑えるためのものであるが、実際に
は効果が少ない。
【００３８】図１０は本実施例における昇圧回路の構成
を示す回路図である。この昇圧回路は、例えば図１にお
けるワード線昇圧回路１４として用いることができる。
この昇圧回路は、昇圧信号Ｓ4 を入力するインバータ７
１と、このインバータ７１の出力を入力するインバータ
７２と、ソースに電源電圧が印加され、ゲートがインバ
ータ７２の出力端に接続されたｐＭＯＳトランジスタ７
３と、一端がインバータ７２の出力端に接続され、他端
がトランジスタ７３のドレインに接続された昇圧用容量
７４ａとを備えている。トランジスタ７３のドレインの
電位は昇圧回路の出力ＯＵＴとなる。本実施例における
昇圧回路は、更に、２つの昇圧用容量７４ｂ，７４ｃ
と、図２に示した電圧検出回路２０からの電圧検出信号
ＤＳを入力するインバータ７７と、それぞれゲートがイ
ンバータ７７の出力端に接続された４つのＭＯＳトラン
ジスタ７５ａ，７５ｂ，７６ａ，７６ｂとを備えてい
る。トランジスタ７５ａはソースとドレインの一方がイ
ンバータ７２の出力端に接続され、他方が昇圧用容量７
４ｂの一端に接続されている。トランジスタ７５ｂはソ
ースとドレインの一方がトランジスタ７３のドレインに
接続され、他方が昇圧用容量７４ｂの他端に接続されて
いる。トランジスタ７６ａはソースとドレインの一方が
インバータ７２の出力端に接続され、他方が昇圧用容量
７４ｃの一端に接続されている。トランジスタ７６ｂは
ソースとドレインの一方がトランジスタ７３のドレイン
に接続され、他方が昇圧用容量７４ｃの他端に接続され
ている。昇圧用容量７４ａ，７４ｂ，７４ｃ、トランジ
スタ７５ａ，７５ｂ，７６ａ，７６ｂおよびインバータ
７７が本発明における選択手段に対応する。
を示す回路図である。この昇圧回路は、例えば図１にお
けるワード線昇圧回路１４として用いることができる。
この昇圧回路は、昇圧信号Ｓ4 を入力するインバータ７
１と、このインバータ７１の出力を入力するインバータ
７２と、ソースに電源電圧が印加され、ゲートがインバ
ータ７２の出力端に接続されたｐＭＯＳトランジスタ７
３と、一端がインバータ７２の出力端に接続され、他端
がトランジスタ７３のドレインに接続された昇圧用容量
７４ａとを備えている。トランジスタ７３のドレインの
電位は昇圧回路の出力ＯＵＴとなる。本実施例における
昇圧回路は、更に、２つの昇圧用容量７４ｂ，７４ｃ
と、図２に示した電圧検出回路２０からの電圧検出信号
ＤＳを入力するインバータ７７と、それぞれゲートがイ
ンバータ７７の出力端に接続された４つのＭＯＳトラン
ジスタ７５ａ，７５ｂ，７６ａ，７６ｂとを備えてい
る。トランジスタ７５ａはソースとドレインの一方がイ
ンバータ７２の出力端に接続され、他方が昇圧用容量７
４ｂの一端に接続されている。トランジスタ７５ｂはソ
ースとドレインの一方がトランジスタ７３のドレインに
接続され、他方が昇圧用容量７４ｂの他端に接続されて
いる。トランジスタ７６ａはソースとドレインの一方が
インバータ７２の出力端に接続され、他方が昇圧用容量
７４ｃの一端に接続されている。トランジスタ７６ｂは
ソースとドレインの一方がトランジスタ７３のドレイン
に接続され、他方が昇圧用容量７４ｃの他端に接続され
ている。昇圧用容量７４ａ，７４ｂ，７４ｃ、トランジ
スタ７５ａ，７５ｂ，７６ａ，７６ｂおよびインバータ
７７が本発明における選択手段に対応する。
【００３９】次に、本実施例における昇圧回路の動作に
ついて説明する。昇圧信号Ｓ4 は昇圧時に“Ｈ”レベル
になる。昇圧信号Ｓ4 が“Ｈ”レベルのときにおいて、
電源電圧が基準電圧ｖ1 以下のとき、すなわち電圧検出
信号ＤＳが“Ｌ”レベルのときには、トランジスタ７５
ａ，７５ｂ，７６ａ，７６ｂがオンとなり、３つの昇圧
用容量７４ａ，７４ｂ，７４ｃが全て用いられる。一
方、昇圧信号Ｓ4 が“Ｈ”レベルのときにおいて、電源
電圧が基準電圧ｖ1 を越えているとき、すなわち電圧検
出信号ＤＳが“Ｈ”レベルのときには、トランジスタ７
５ａ，７５ｂ，７６ａ，７６ｂがオフとなり、昇圧用容
量７４ａのみが用いられる。
ついて説明する。昇圧信号Ｓ4 は昇圧時に“Ｈ”レベル
になる。昇圧信号Ｓ4 が“Ｈ”レベルのときにおいて、
電源電圧が基準電圧ｖ1 以下のとき、すなわち電圧検出
信号ＤＳが“Ｌ”レベルのときには、トランジスタ７５
ａ，７５ｂ，７６ａ，７６ｂがオンとなり、３つの昇圧
用容量７４ａ，７４ｂ，７４ｃが全て用いられる。一
方、昇圧信号Ｓ4 が“Ｈ”レベルのときにおいて、電源
電圧が基準電圧ｖ1 を越えているとき、すなわち電圧検
出信号ＤＳが“Ｈ”レベルのときには、トランジスタ７
５ａ，７５ｂ，７６ａ，７６ｂがオフとなり、昇圧用容
量７４ａのみが用いられる。
【００４０】以上の動作により、図１１において符号７
８で示すように従来の昇圧回路では電源電圧の増加に伴
い昇圧電位も連続的に増加するのに対し、本実施例にお
ける昇圧回路では、符号７９で示すように、電源電圧が
基準電圧ｖ1 を越えると昇圧電位が低く抑えられ、必要
以上に電位が上げられることが防止される。その他の構
成、動作および効果は第１の実施例と同様である。
８で示すように従来の昇圧回路では電源電圧の増加に伴
い昇圧電位も連続的に増加するのに対し、本実施例にお
ける昇圧回路では、符号７９で示すように、電源電圧が
基準電圧ｖ1 を越えると昇圧電位が低く抑えられ、必要
以上に電位が上げられることが防止される。その他の構
成、動作および効果は第１の実施例と同様である。
【００４１】次に、図１２ないし図１４を用いて本発明
の第３の実施例について説明する。本実施例は、ＤＲＡ
Ｍにおける出力回路等のディジタル信号を出力する出力
回路に本発明を適用した例である。
の第３の実施例について説明する。本実施例は、ＤＲＡ
Ｍにおける出力回路等のディジタル信号を出力する出力
回路に本発明を適用した例である。
【００４２】まず、本実施例との比較のために、図１２
を用いて従来の出力回路について説明する。この出力回
路は、ディジタル信号Ｄを入力するインバータ１８１
と、このインバータ１８１の出力を入力するインバータ
１８２と、このインバータ１８２の出力を入力するイン
バータ１８３と、ゲートがインバータ１８２の出力端に
接続されたＭＯＳトランジスタ１８４と、ゲートがイン
バータ１８３の出力端に接続されたＭＯＳトランジスタ
１８５とを備えている。トランジスタ１８４のドレイン
には電源電圧が印加され、トランジスタ１８４のソース
はトランジスタ１８５のドレインに接続され、トランジ
スタ１８５のソースは接地されている。トランジスタ１
８４のソースおよびトランジスタ１８５のドレインは出
力端１８６に接続されている。
を用いて従来の出力回路について説明する。この出力回
路は、ディジタル信号Ｄを入力するインバータ１８１
と、このインバータ１８１の出力を入力するインバータ
１８２と、このインバータ１８２の出力を入力するイン
バータ１８３と、ゲートがインバータ１８２の出力端に
接続されたＭＯＳトランジスタ１８４と、ゲートがイン
バータ１８３の出力端に接続されたＭＯＳトランジスタ
１８５とを備えている。トランジスタ１８４のドレイン
には電源電圧が印加され、トランジスタ１８４のソース
はトランジスタ１８５のドレインに接続され、トランジ
スタ１８５のソースは接地されている。トランジスタ１
８４のソースおよびトランジスタ１８５のドレインは出
力端１８６に接続されている。
【００４３】この出力回路では、ディジタル信号Ｄが
“Ｌ”レベルのときには、トランジスタ１８４がオフ、
トランジスタ１８５がオンとなり、出力端１８６の電位
は“Ｌ”レベルとなる。一方、ディジタル信号Ｄが
“Ｈ”レベルのときには、トランジスタ１８４がオン、
トランジスタ１８５がオフとなり、出力端１８６の電位
は“Ｈ”レベルとなる。この出力回路では、低電圧側で
の動作を保証するために、トランジスタ１８４，１８５
としてはサイズの大きなものが用いられていた。そのた
め、電源電圧が高いときにはトランジスタ１８４，１８
５の貫通電流が大きくなり、この貫通電流はノイズとな
り、半導体装置自身のみならず外部回路の動作マージン
の劣化をまねくという問題点があった。
“Ｌ”レベルのときには、トランジスタ１８４がオフ、
トランジスタ１８５がオンとなり、出力端１８６の電位
は“Ｌ”レベルとなる。一方、ディジタル信号Ｄが
“Ｈ”レベルのときには、トランジスタ１８４がオン、
トランジスタ１８５がオフとなり、出力端１８６の電位
は“Ｈ”レベルとなる。この出力回路では、低電圧側で
の動作を保証するために、トランジスタ１８４，１８５
としてはサイズの大きなものが用いられていた。そのた
め、電源電圧が高いときにはトランジスタ１８４，１８
５の貫通電流が大きくなり、この貫通電流はノイズとな
り、半導体装置自身のみならず外部回路の動作マージン
の劣化をまねくという問題点があった。
【００４４】図１３は本実施例における出力回路の構成
を示す回路図である。この出力回路は、ディジタル信号
Ｄを入力するインバータ８１と、このインバータ８１の
出力を入力するインバータ８２と、このインバータ８２
の出力を入力するインバータ８３と、ゲートがインバー
タ８２の出力端に接続されたＭＯＳトランジスタ８４ａ
と、ゲートがインバータ８３の出力端に接続されたＭＯ
Ｓトランジスタ８５ａとを備えている。本実施例におけ
る出力回路は、更に、インバータ８２の出力と図２に示
した電圧検出回路２０からの電圧検出信号ＤＳを入力す
るアンドゲート８７と、インバータ８３の出力と電圧検
出信号ＤＳを入力するアンドゲート８８と、ゲートがア
ンドゲート８７の出力端に接続されたＭＯＳトランジス
タ８４ｂと、ゲートがアンドゲート８８の出力端に接続
されたＭＯＳトランジスタ８５ｂとを備えている。トラ
ンジスタ８４ａ，８４ｂのドレインには電源電圧が印加
され、トランジスタ８４ａ，８４ｂのソースはトランジ
スタ８５ａ，８５ｂのドレインに接続され、トランジス
タ８５ａ，８５ｂのソースは接地されている。トランジ
スタ８４ａ，８４ｂのソースおよびトランジスタ８５
ａ，８５ｂのドレインは出力端８６に接続されている。
トランジスタ８４ｂ，８５ｂおよびアンドゲート８７，
８８が本発明における選択手段に対応する。
を示す回路図である。この出力回路は、ディジタル信号
Ｄを入力するインバータ８１と、このインバータ８１の
出力を入力するインバータ８２と、このインバータ８２
の出力を入力するインバータ８３と、ゲートがインバー
タ８２の出力端に接続されたＭＯＳトランジスタ８４ａ
と、ゲートがインバータ８３の出力端に接続されたＭＯ
Ｓトランジスタ８５ａとを備えている。本実施例におけ
る出力回路は、更に、インバータ８２の出力と図２に示
した電圧検出回路２０からの電圧検出信号ＤＳを入力す
るアンドゲート８７と、インバータ８３の出力と電圧検
出信号ＤＳを入力するアンドゲート８８と、ゲートがア
ンドゲート８７の出力端に接続されたＭＯＳトランジス
タ８４ｂと、ゲートがアンドゲート８８の出力端に接続
されたＭＯＳトランジスタ８５ｂとを備えている。トラ
ンジスタ８４ａ，８４ｂのドレインには電源電圧が印加
され、トランジスタ８４ａ，８４ｂのソースはトランジ
スタ８５ａ，８５ｂのドレインに接続され、トランジス
タ８５ａ，８５ｂのソースは接地されている。トランジ
スタ８４ａ，８４ｂのソースおよびトランジスタ８５
ａ，８５ｂのドレインは出力端８６に接続されている。
トランジスタ８４ｂ，８５ｂおよびアンドゲート８７，
８８が本発明における選択手段に対応する。
【００４５】次に、本実施例における出力回路の動作に
ついて説明する。電源電圧が基準電圧ｖ1 以下のとき、
すなわち電圧検出信号ＤＳが“Ｌ”レベルのときには、
トランジスタ８４ｂ，８５ｂが常にオフとなる。この状
態で、ディジタル信号Ｄが“Ｌ”レベルのときには、ト
ランジスタ８４ａがオフ、トランジスタ８５ａがオンと
なり、出力端８６の電位は“Ｌ”レベルとなり、ディジ
タル信号Ｄが“Ｈ”レベルのときには、トランジスタ８
４ａがオン、トランジスタ８５ａがオフとなり、出力端
８６の電位は“Ｈ”レベルとなる。一方、電源電圧が基
準電圧ｖ1 を越えているとき、すなわち電圧検出信号Ｄ
Ｓが“Ｈ”レベルのときは、ディジタル信号Ｄが“Ｌ”
レベルのときには、トランジスタ８４ａ，８４ｂがオ
フ、トランジスタ８５ａ，８５ｂがオンとなり、出力端
８６の電位は“Ｌ”レベルとなり、ディジタル信号Ｄが
“Ｈ”レベルのときには、トランジスタ８４ａ，８４ｂ
がオン、トランジスタ８５ａ，８５ｂがオフとなり、出
力端８６の電位は“Ｈ”レベルとなる。
ついて説明する。電源電圧が基準電圧ｖ1 以下のとき、
すなわち電圧検出信号ＤＳが“Ｌ”レベルのときには、
トランジスタ８４ｂ，８５ｂが常にオフとなる。この状
態で、ディジタル信号Ｄが“Ｌ”レベルのときには、ト
ランジスタ８４ａがオフ、トランジスタ８５ａがオンと
なり、出力端８６の電位は“Ｌ”レベルとなり、ディジ
タル信号Ｄが“Ｈ”レベルのときには、トランジスタ８
４ａがオン、トランジスタ８５ａがオフとなり、出力端
８６の電位は“Ｈ”レベルとなる。一方、電源電圧が基
準電圧ｖ1 を越えているとき、すなわち電圧検出信号Ｄ
Ｓが“Ｈ”レベルのときは、ディジタル信号Ｄが“Ｌ”
レベルのときには、トランジスタ８４ａ，８４ｂがオ
フ、トランジスタ８５ａ，８５ｂがオンとなり、出力端
８６の電位は“Ｌ”レベルとなり、ディジタル信号Ｄが
“Ｈ”レベルのときには、トランジスタ８４ａ，８４ｂ
がオン、トランジスタ８５ａ，８５ｂがオフとなり、出
力端８６の電位は“Ｈ”レベルとなる。
【００４６】以上の動作により、本実施例における出力
回路では、電圧検出信号ＤＳに基づいて、ディジタル信
号の値に応じて選択的に電流を通過させるトランジスタ
８４ａ，８４ｂ，８５ａ，８５ｂの数が選択される。こ
れにより、図１４において符号８９で示すように従来の
出力回路では電源電圧の増加に伴いトランジスタ１８
４，１８５の貫通電流も連続的に増加するのに対し、本
実施例における出力回路では、符号９０で示すように、
電源電圧が基準電圧ｖ1 を越えるとトランジスタ８４
ａ，８４ｂ，８５ａ，８５ｂの貫通電流が従来の１／２
程度に低く抑えられる。その他の構成、動作および効果
は第１の実施例と同様である。
回路では、電圧検出信号ＤＳに基づいて、ディジタル信
号の値に応じて選択的に電流を通過させるトランジスタ
８４ａ，８４ｂ，８５ａ，８５ｂの数が選択される。こ
れにより、図１４において符号８９で示すように従来の
出力回路では電源電圧の増加に伴いトランジスタ１８
４，１８５の貫通電流も連続的に増加するのに対し、本
実施例における出力回路では、符号９０で示すように、
電源電圧が基準電圧ｖ1 を越えるとトランジスタ８４
ａ，８４ｂ，８５ａ，８５ｂの貫通電流が従来の１／２
程度に低く抑えられる。その他の構成、動作および効果
は第１の実施例と同様である。
【００４７】次に、図１５ないし図１８を用いて本発明
の第４の実施例について説明する。本実施例は、論理回
路に本発明を適用した例である。
の第４の実施例について説明する。本実施例は、論理回
路に本発明を適用した例である。
【００４８】まず、本実施例との比較のために、図１５
を用いて従来の論理回路について説明する。図１５は論
理回路として、インバータ１９１，１９２を直列に接続
したバッファの例を示したものである。このバッファで
は、インバータ１９２の出力信号Ｓ16は、インバータ１
９１の入力信号Ｓ15と同一の論理値となる。このような
従来の論理回路では、低電圧側での動作を保証するよう
に回路を設計した場合には、電源電圧が高いときには回
路の消費電流が必要以上に増加するという問題点があっ
た。
を用いて従来の論理回路について説明する。図１５は論
理回路として、インバータ１９１，１９２を直列に接続
したバッファの例を示したものである。このバッファで
は、インバータ１９２の出力信号Ｓ16は、インバータ１
９１の入力信号Ｓ15と同一の論理値となる。このような
従来の論理回路では、低電圧側での動作を保証するよう
に回路を設計した場合には、電源電圧が高いときには回
路の消費電流が必要以上に増加するという問題点があっ
た。
【００４９】図１６は本実施例における論理回路の構成
を示す回路図である。この図は論理回路としてバッファ
の例を示したものである。この論理回路は、入力信号Ｓ
5 を入力するインバータ９１と、このインバータ９１の
出力を入力し出力信号Ｓ6 を出力するインバータ９２と
を備えている。本実施例における論理回路は、更に、そ
れぞれゲートが接地されたｐＭＯＳトランジスタ９３
ａ，９４ａと、ゲートに図２に示した電圧検出回路２０
からの電圧検出信号ＤＳが印加されるｐＭＯＳトランジ
スタ９３ｂ，９４ｂとを備えている。トランジスタ９３
ａ，９３ｂ，９４ａ，９４ｂのソースには電源電圧が印
加さている。トランジスタ９３ａ，９３ｂのドレイン
は、インバータ９１のデプレッション型のｐＭＯＳトラ
ンジスタのソースに接続されている。トランジスタ９４
ａ，９４ｂのドレインは、インバータ９２のデプレッシ
ョン型のｐＭＯＳトランジスタのソースに接続されてい
る。トランジスタ９３ａ，９３ｂ，９４ａ，９４ｂが本
発明における選択手段に対応する。
を示す回路図である。この図は論理回路としてバッファ
の例を示したものである。この論理回路は、入力信号Ｓ
5 を入力するインバータ９１と、このインバータ９１の
出力を入力し出力信号Ｓ6 を出力するインバータ９２と
を備えている。本実施例における論理回路は、更に、そ
れぞれゲートが接地されたｐＭＯＳトランジスタ９３
ａ，９４ａと、ゲートに図２に示した電圧検出回路２０
からの電圧検出信号ＤＳが印加されるｐＭＯＳトランジ
スタ９３ｂ，９４ｂとを備えている。トランジスタ９３
ａ，９３ｂ，９４ａ，９４ｂのソースには電源電圧が印
加さている。トランジスタ９３ａ，９３ｂのドレイン
は、インバータ９１のデプレッション型のｐＭＯＳトラ
ンジスタのソースに接続されている。トランジスタ９４
ａ，９４ｂのドレインは、インバータ９２のデプレッシ
ョン型のｐＭＯＳトランジスタのソースに接続されてい
る。トランジスタ９３ａ，９３ｂ，９４ａ，９４ｂが本
発明における選択手段に対応する。
【００５０】次に、本実施例における論理回路の動作に
ついて説明する。トランジスタ９３ａ，９４ａは常にオ
ンになっている。電源電圧が基準電圧ｖ1 以下のとき、
すなわち電圧検出信号ＤＳが“Ｌ”レベルのときには、
更にトランジスタ９３ｂ，９４ｂもオンになっている。
この状態では、インバータ９１にはトランジスタ９３
ａ，９３ｂを通過した電流が供給され、インバータ９２
にはトランジスタ９４ａ，９４ｂを通過した電流が供給
される。一方、電源電圧が基準電圧ｖ1 を越えていると
き、すなわち電圧検出信号ＤＳが“Ｈ”レベルのとき
は、トランジスタ９３ｂ，９４ｂはオフになっている。
この状態では、インバータ９１にはトランジスタ９３ａ
のみを通過した電流が供給され、インバータ９２にはト
ランジスタ９４ａのみを通過した電流が供給される。な
お、インバータ９２の出力信号Ｓ6 は、インバータ９１
の入力信号Ｓ5 と同一の論理値となる。
ついて説明する。トランジスタ９３ａ，９４ａは常にオ
ンになっている。電源電圧が基準電圧ｖ1 以下のとき、
すなわち電圧検出信号ＤＳが“Ｌ”レベルのときには、
更にトランジスタ９３ｂ，９４ｂもオンになっている。
この状態では、インバータ９１にはトランジスタ９３
ａ，９３ｂを通過した電流が供給され、インバータ９２
にはトランジスタ９４ａ，９４ｂを通過した電流が供給
される。一方、電源電圧が基準電圧ｖ1 を越えていると
き、すなわち電圧検出信号ＤＳが“Ｈ”レベルのとき
は、トランジスタ９３ｂ，９４ｂはオフになっている。
この状態では、インバータ９１にはトランジスタ９３ａ
のみを通過した電流が供給され、インバータ９２にはト
ランジスタ９４ａのみを通過した電流が供給される。な
お、インバータ９２の出力信号Ｓ6 は、インバータ９１
の入力信号Ｓ5 と同一の論理値となる。
【００５１】以上の動作により、本実施例では、電圧検
出信号ＤＳに基づいて、論理回路に供給するための電流
を通過させるトランジスタの数が選択される。これによ
り、図１７に示すように従来の論理回路では電源電圧の
増加に伴い論理回路の消費電流も連続的に増加するのに
対し、本実施例における論理回路では、図１８に示すよ
うに、電源電圧が基準電圧ｖ1 を越えるとトランジスタ
９３ｂ，９４ｂがオフになり、論理回路の消費電流が低
く抑えられる。その他の構成、動作および効果は第１の
実施例と同様である。
出信号ＤＳに基づいて、論理回路に供給するための電流
を通過させるトランジスタの数が選択される。これによ
り、図１７に示すように従来の論理回路では電源電圧の
増加に伴い論理回路の消費電流も連続的に増加するのに
対し、本実施例における論理回路では、図１８に示すよ
うに、電源電圧が基準電圧ｖ1 を越えるとトランジスタ
９３ｂ，９４ｂがオフになり、論理回路の消費電流が低
く抑えられる。その他の構成、動作および効果は第１の
実施例と同様である。
【００５２】なお、本発明は上記各実施例に限定され
ず、例えば、互いに基準電圧が異なる電圧検出回路２０
を複数設け、電源電圧を３種類以上に分類し、電源電圧
に応じて３種類以上の回路または動作の選択を行うよう
にしても良い。
ず、例えば、互いに基準電圧が異なる電圧検出回路２０
を複数設け、電源電圧を３種類以上に分類し、電源電圧
に応じて３種類以上の回路または動作の選択を行うよう
にしても良い。
【００５３】
【発明の効果】以上説明したように請求項１記載の半導
体装置における電源電圧検出装置によれば、比較用電位
生成手段によって、所定の電源電圧範囲内で電源電圧に
よらずに略一定の比較用電位を生成し、検出手段によっ
て、電源電圧に応じて変化する電位を比較用電位生成手
段によって生成された比較用電位と比較して、電源電圧
が所定の電圧を越えているか否かを検出するようにした
ので、半導体装置が電源電圧に応じて適切な回路または
動作を選択できるように半導体装置の電源電圧を検出す
ることができるという効果がある。
体装置における電源電圧検出装置によれば、比較用電位
生成手段によって、所定の電源電圧範囲内で電源電圧に
よらずに略一定の比較用電位を生成し、検出手段によっ
て、電源電圧に応じて変化する電位を比較用電位生成手
段によって生成された比較用電位と比較して、電源電圧
が所定の電圧を越えているか否かを検出するようにした
ので、半導体装置が電源電圧に応じて適切な回路または
動作を選択できるように半導体装置の電源電圧を検出す
ることができるという効果がある。
【００５４】請求項２記載の半導体装置における電源電
圧検出装置によれば、検出手段として、比較用電位生成
手段によって生成された比較用電位を入力し、この比較
用電位と電源電圧に応じて変化する論理しきい値との大
小関係に応じて異なる論理値を出力する論理回路を用い
たので、上記効果に加え、簡単な論理回路で電源電圧検
出装置を構成することができるという効果がある
圧検出装置によれば、検出手段として、比較用電位生成
手段によって生成された比較用電位を入力し、この比較
用電位と電源電圧に応じて変化する論理しきい値との大
小関係に応じて異なる論理値を出力する論理回路を用い
たので、上記効果に加え、簡単な論理回路で電源電圧検
出装置を構成することができるという効果がある
【００５５】請求項３ないし７のいずれか１に記載の半
導体装置によれば、比較用電位生成手段によって、所定
の電源電圧範囲内で電源電圧によらずに略一定の比較用
電位を生成し、検出手段によって、電源電圧に応じて変
化する電位を比較用電位生成手段によって生成された比
較用電位と比較して、電源電圧が所定の電圧を越えてい
るか否かを検出し、この検出結果に基づいて、選択手段
によって、使用する回路または動作を選択するようにし
たので、電源電圧に応じて適切な回路または動作を選択
することができるという効果がある。
導体装置によれば、比較用電位生成手段によって、所定
の電源電圧範囲内で電源電圧によらずに略一定の比較用
電位を生成し、検出手段によって、電源電圧に応じて変
化する電位を比較用電位生成手段によって生成された比
較用電位と比較して、電源電圧が所定の電圧を越えてい
るか否かを検出し、この検出結果に基づいて、選択手段
によって、使用する回路または動作を選択するようにし
たので、電源電圧に応じて適切な回路または動作を選択
することができるという効果がある。
【図１】本発明の第１の実施例に係る電源電圧検出装置
を含む半導体装置の構成を示すブロック図である。
を含む半導体装置の構成を示すブロック図である。
【図２】図１における電圧検出回路の構成を示す回路図
である。
である。
【図３】図２における電圧検出部の動作を説明するため
の特性図である。
の特性図である。
【図４】図２に示した電圧検出回路の動作を説明するた
めの波形図である。
めの波形図である。
【図５】図１におけるワード線ドライバおよびワード線
昇圧回路の構成を示す回路図である。
昇圧回路の構成を示す回路図である。
【図６】図５に示したワード線ドライバおよびワード線
昇圧回路の動作を説明するための説明図である。
昇圧回路の動作を説明するための説明図である。
【図７】図１におけるダミーセルドライバおよびダミー
セルの構成を示す回路図である。
セルの構成を示す回路図である。
【図８】図７に示したダミーセルドライバおよびダミー
セルの動作を説明するための説明図である。
セルの動作を説明するための説明図である。
【図９】本発明の第２の実施例との比較のために従来の
昇圧回路の構成を示す回路図である。
昇圧回路の構成を示す回路図である。
【図１０】本発明の第２の実施例における昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図１１】図９に示した昇圧回路と図１０に示した昇圧
回路の動作を説明するための特性図である。
回路の動作を説明するための特性図である。
【図１２】本発明の第３の実施例との比較のために従来
の出力回路の構成を示す回路図である。
の出力回路の構成を示す回路図である。
【図１３】本発明の第３の実施例における出力回路の構
成を示す回路図である。
成を示す回路図である。
【図１４】図１２に示した出力回路と図１３に示した出
力回路の動作を説明するための特性図である。
力回路の動作を説明するための特性図である。
【図１５】本発明の第４の実施例との比較のために従来
の論理回路の構成を示す回路図である。
の論理回路の構成を示す回路図である。
【図１６】本発明の第４の実施例における論理回路の構
成を示す回路図である。
成を示す回路図である。
【図１７】図１５に示した論理回路の動作を説明するた
めの特性図である。
めの特性図である。
【図１８】図１６に示した論理回路の動作を説明するた
めの特性図である。
めの特性図である。
１３ ワード線ドライバ １４ ワード線昇圧回路 １５ ダミーセルドライバ ２０ 電圧検出回路 ２１ 電圧検出部 ２２ 出力保持部 ２３ バッファ ２４ インバータ ２５ ＭＯＳトランジスタ
Claims (7)
- 【請求項１】 所定の電源電圧範囲内で電源電圧によら
ずに略一定の比較用電位を生成する比較用電位生成手段
と、 電源電圧に応じて変化する電位を前記比較用電位生成手
段によって生成された比較用電位と比較することによっ
て、電源電圧が所定の電圧を越えているか否かを検出す
る検出手段とを備えたことを特徴とする半導体装置にお
ける電源電圧検出装置。 - 【請求項２】 前記検出手段は、前記比較用電位生成手
段によって生成された比較用電位を入力し、この比較用
電位と電源電圧に応じて変化する論理しきい値との大小
関係に応じて異なる論理値を出力する論理回路を有する
ことを特徴とする請求項１記載の半導体装置における電
源電圧検出装置。 - 【請求項３】 所定の電源電圧範囲内で電源電圧によら
ずに略一定の比較用電位を生成する比較用電位生成手段
と、 電源電圧に応じて変化する電位を前記比較用電位生成手
段によって生成された比較用電位と比較することによっ
て、電源電圧が所定の電圧を越えているか否かを検出す
る検出手段と、 この検出手段の検出結果に基づいて、使用する回路また
は動作を選択する選択手段とを備えたことを特徴とする
半導体装置。 - 【請求項４】 前記選択手段は、ダイナミック・ランダ
ム・アクセス・メモリにおいて、電源電圧が所定の電圧
を越えている場合にはダミーセルを駆動するダミーセル
ドライバを動作させ、電源電圧が所定の電圧を越えてい
ない場合にはワード線の電位を昇圧するワード線昇圧回
路を動作させることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記選択手段は、電源電圧を昇圧する昇
圧回路において、前記検出手段の検出結果に基づいて、
昇圧する電圧の大きさを選択することを特徴とする請求
項３記載の半導体装置。 - 【請求項６】 前記選択手段は、ディジタル信号を出力
する出力回路において、前記検出手段の検出結果に基づ
いて、ディジタル信号の値に応じて選択的に電流を通過
させるトランジスタの数を選択することを特徴とする請
求項３記載の半導体装置。 - 【請求項７】 前記選択手段は、前記検出手段の検出結
果に基づいて、論理回路に供給するための電流を通過さ
せるトランジスタの数を選択することを特徴とする請求
項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156688A JPH08329677A (ja) | 1995-06-01 | 1995-06-01 | 半導体装置における電源電圧検出装置および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156688A JPH08329677A (ja) | 1995-06-01 | 1995-06-01 | 半導体装置における電源電圧検出装置および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329677A true JPH08329677A (ja) | 1996-12-13 |
Family
ID=15633162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156688A Pending JPH08329677A (ja) | 1995-06-01 | 1995-06-01 | 半導体装置における電源電圧検出装置および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323256B1 (ko) * | 1998-08-07 | 2002-02-04 | 아끼구사 나오유끼 | 승압비를 변경하는 메모리 회로 |
| JP2010067673A (ja) * | 2008-09-09 | 2010-03-25 | Mitsumi Electric Co Ltd | Ｌｅｄ駆動装置 |
-
1995
- 1995-06-01 JP JP7156688A patent/JPH08329677A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323256B1 (ko) * | 1998-08-07 | 2002-02-04 | 아끼구사 나오유끼 | 승압비를 변경하는 메모리 회로 |
| JP2010067673A (ja) * | 2008-09-09 | 2010-03-25 | Mitsumi Electric Co Ltd | Ｌｅｄ駆動装置 |
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