JPH08330529A - ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ材料系ＳＲＡＭおよびその製法 - Google Patents
ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ材料系ＳＲＡＭおよびその製法Info
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- JPH08330529A JPH08330529A JP7151150A JP15115095A JPH08330529A JP H08330529 A JPH08330529 A JP H08330529A JP 7151150 A JP7151150 A JP 7151150A JP 15115095 A JP15115095 A JP 15115095A JP H08330529 A JPH08330529 A JP H08330529A
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Abstract
(57)【要約】
【目的】 ＡｌＳｂ障壁層４０，４２の間に挟まれたＧ
ａＳｂ活性層４１を含むヘテロ構造によりそれぞれ構成
された第１および第２ＲＩＴＤ１２，１４を含むＳＲＡ
Ｍであって、前記障壁層はさらにＩｎＡｓ層３７，４５
の間に挟まれ、各ＲＩＴＤは第１ＩｎＡｓ層４７に接続
された接点２０，２２を有して成るＳＲＡＭを提供す
る。 【構成】 ＴＤ１６は、ＩｎＡｓ層３３，３５に挟まれ
たＡｌＳｂ層３４を含む。各々のＲＩＴＤ１２，１４の
第１ＩｎＡｓ層３７は、ＴＤ１６の第２ＩｎＡｓ層３５
と一体的に形成され、ＴＤ１６の第２ＩｎＡｓ層３３に
読出し／書込み端子２６を接続する。
ａＳｂ活性層４１を含むヘテロ構造によりそれぞれ構成
された第１および第２ＲＩＴＤ１２，１４を含むＳＲＡ
Ｍであって、前記障壁層はさらにＩｎＡｓ層３７，４５
の間に挟まれ、各ＲＩＴＤは第１ＩｎＡｓ層４７に接続
された接点２０，２２を有して成るＳＲＡＭを提供す
る。 【構成】 ＴＤ１６は、ＩｎＡｓ層３３，３５に挟まれ
たＡｌＳｂ層３４を含む。各々のＲＩＴＤ１２，１４の
第１ＩｎＡｓ層３７は、ＴＤ１６の第２ＩｎＡｓ層３５
と一体的に形成され、ＴＤ１６の第２ＩｎＡｓ層３３に
読出し／書込み端子２６を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、静的ランダム・アクセ
ス・メモリに関し、さらに詳しくは、改善された特性を
有する静的ランダム・アクセス・メモリに関する。
ス・メモリに関し、さらに詳しくは、改善された特性を
有する静的ランダム・アクセス・メモリに関する。
【０００２】
【従来の技術】静的ランダム・アクセス・メモリ（ＳＲ
ＡＭ）は技術上知られており、非常に多種多様な構造で
形成される。一般に、ＳＲＡＭは双安定構造、つまり二
つの動作点を有する構造であり、どちらの動作点でも等
しく良く機能する構造である。さらに、ＳＲＡＭは二つ
の動作点の間を容易に切り替えることができなければな
らず、どちらの動作点でＳＲＡＭが機能しているかを感
知する何らかの手段を含まなければならない。
ＡＭ）は技術上知られており、非常に多種多様な構造で
形成される。一般に、ＳＲＡＭは双安定構造、つまり二
つの動作点を有する構造であり、どちらの動作点でも等
しく良く機能する構造である。さらに、ＳＲＡＭは二つ
の動作点の間を容易に切り替えることができなければな
らず、どちらの動作点でＳＲＡＭが機能しているかを感
知する何らかの手段を含まなければならない。
【０００３】ＳＲＡＭは、二重エミッタ共鳴トンネリン
グ・ホット・エレクトロン・トランジスタ（ＲＨＥＴ）
つまり単障壁トンネリング・ダイオードの上に積み重ね
られた２つの共鳴トンネリング・ダイオードを含むもの
が、富士通社によって開示されている。この構造物は、
りん化インジウム（ＩｎＰ）基板上に多数の層をエピタ
キシャル成長することによって製造される。共鳴トンネ
リング障壁は、ひ化アルミニウム（ＡｌＡｓ）障壁の間
にインジウム・ガリウム・ひ素（ＩｎＧａＡｓ）層を挟
むことによって形成される。コレクタ障壁は、インジウ
ム・アルミニウム・ひ素（ＩｎＡｌＡｓ）で形成され
る。
グ・ホット・エレクトロン・トランジスタ（ＲＨＥＴ）
つまり単障壁トンネリング・ダイオードの上に積み重ね
られた２つの共鳴トンネリング・ダイオードを含むもの
が、富士通社によって開示されている。この構造物は、
りん化インジウム（ＩｎＰ）基板上に多数の層をエピタ
キシャル成長することによって製造される。共鳴トンネ
リング障壁は、ひ化アルミニウム（ＡｌＡｓ）障壁の間
にインジウム・ガリウム・ひ素（ＩｎＧａＡｓ）層を挟
むことによって形成される。コレクタ障壁は、インジウ
ム・アルミニウム・ひ素（ＩｎＡｌＡｓ）で形成され
る。
【０００４】この種のＳＲＡＭは、極めて小さく、しか
も従来のトランジスタＳＲＡＭよりかなり少数のトラン
ジスタつまり能動素子を利用するという利点を持つ。こ
れらの構造物の主な問題は、この方法で形成されるメモ
リ・セルは電力消費が比較的大きいこと，およびピーク
／バレー（peak-to-valley）電流比が小さいため速度が
低いことである。
も従来のトランジスタＳＲＡＭよりかなり少数のトラン
ジスタつまり能動素子を利用するという利点を持つ。こ
れらの構造物の主な問題は、この方法で形成されるメモ
リ・セルは電力消費が比較的大きいこと，およびピーク
／バレー（peak-to-valley）電流比が小さいため速度が
低いことである。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、改良された新しいＳＲＡＭを提供することであ
る。
目的は、改良された新しいＳＲＡＭを提供することであ
る。
【０００６】本発明の別の目的は、極めて小さく、しか
も従来のトランジスタＳＲＡＭよりかなり少数のトラン
ジスタつまり能動素子を利用するという利点を有するＳ
ＲＡＭであって、実質的に改善された速度／電力比を持
つＳＲＡＭを提供することである。
も従来のトランジスタＳＲＡＭよりかなり少数のトラン
ジスタつまり能動素子を利用するという利点を有するＳ
ＲＡＭであって、実質的に改善された速度／電力比を持
つＳＲＡＭを提供することである。
【０００７】本発明のさらに別の目的は、製造が比較的
単純なＳＲＡＭを提供することである。
単純なＳＲＡＭを提供することである。
【０００８】
【課題を解決するための手段】上記の問題およびその他
の解決，および上記の目的およびその他の実現は、アン
チモン化アルミニウム（ＡｌＳｂ）の障壁層の間に挟ま
れたアンチモン化ガリウム（ＧａＳｂ）の活性層を含む
ヘテロ構造によりそれぞれ形成される第１および第２共
鳴帯間トンネリング・ダイオード（resonant interband
tunneling diode：ＲＩＴＤ：）を含み、前記障壁層を
さらに第１および第２ひ化インジウム（ＩｎＡｓ）層の
間に挟み、各々（ＲＩＴＤ）がその第１ＩｎＡｓ層に接
続されたバイアス端子を有して成る静的ランダム・アク
セス・メモリによって達成される。トンネリング・ダイ
オード（ＴＤ）は、第１および第２ＩｎＡｓ層間にＡｌ
Ｓｂの層を挟むことによって形成される。第１および第
２ＲＩＴＤの各々の第２ＩｎＡｓ層は、ＴＤの第１Ｉｎ
Ａｓ層と一体的に形成され、ＴＤの第２ＩｎＡｓ層に読
出し／書込み端子が接続される。
の解決，および上記の目的およびその他の実現は、アン
チモン化アルミニウム（ＡｌＳｂ）の障壁層の間に挟ま
れたアンチモン化ガリウム（ＧａＳｂ）の活性層を含む
ヘテロ構造によりそれぞれ形成される第１および第２共
鳴帯間トンネリング・ダイオード（resonant interband
tunneling diode：ＲＩＴＤ：）を含み、前記障壁層を
さらに第１および第２ひ化インジウム（ＩｎＡｓ）層の
間に挟み、各々（ＲＩＴＤ）がその第１ＩｎＡｓ層に接
続されたバイアス端子を有して成る静的ランダム・アク
セス・メモリによって達成される。トンネリング・ダイ
オード（ＴＤ）は、第１および第２ＩｎＡｓ層間にＡｌ
Ｓｂの層を挟むことによって形成される。第１および第
２ＲＩＴＤの各々の第２ＩｎＡｓ層は、ＴＤの第１Ｉｎ
Ａｓ層と一体的に形成され、ＴＤの第２ＩｎＡｓ層に読
出し／書込み端子が接続される。
【０００９】ＲＩＴＤおよびＴＤの形成に利用される材
料系のため、および共鳴帯間トンネリングのために、こ
の構造は実質的に改善されたピーク／バレー（Ｐ／Ｖ）
比を持ち、これは素子の速度／電力比を実質的に改善す
る。
料系のため、および共鳴帯間トンネリングのために、こ
の構造は実質的に改善されたピーク／バレー（Ｐ／Ｖ）
比を持ち、これは素子の速度／電力比を実質的に改善す
る。
【００１０】
【実施例】ここで、特に図１について説明する。この図
は、ヘテロ構造素子を組み込んだ静的ランダム・アクセ
ス・メモリ（ＳＲＡＭ）セル１０の概略図である。ＳＲ
ＡＭセルは、第１共鳴帯間トンネリング・ダイオード
（ＲＩＴＤ）１２，第２共鳴帯間トンネリング・ダイオ
ード（ＲＩＴＤ）１４，およびトンネリング・ダイオー
ド（ＴＤ）１６を含む。ＲＩＴＤ１２は外部端子２０を
有し、この例の場合これは陽極であり、ここに正のバイ
アス源を接続させるように適応されている。ＲＩＴＤ１
４は外部端子２２を有し、この例の場合これは陰極であ
り、ここに負（端子２０に対して）のバイアス源を接続
させるように適応されている。ＲＩＴＤ１２の陰極とＲ
ＩＴＤ１４の陽極とは、接合部２５で一つに接続され
る。接合部２５にはトンネリング・ダイオード１６の一
つの端子も接続され、トンネリング・ダイオード１６の
もう一つの端子２６，および／または接合部２５は、Ｓ
ＲＡＭセル１０を利用するときの読出し／書込み機能の
ために、外部から利用可能である。
は、ヘテロ構造素子を組み込んだ静的ランダム・アクセ
ス・メモリ（ＳＲＡＭ）セル１０の概略図である。ＳＲ
ＡＭセルは、第１共鳴帯間トンネリング・ダイオード
（ＲＩＴＤ）１２，第２共鳴帯間トンネリング・ダイオ
ード（ＲＩＴＤ）１４，およびトンネリング・ダイオー
ド（ＴＤ）１６を含む。ＲＩＴＤ１２は外部端子２０を
有し、この例の場合これは陽極であり、ここに正のバイ
アス源を接続させるように適応されている。ＲＩＴＤ１
４は外部端子２２を有し、この例の場合これは陰極であ
り、ここに負（端子２０に対して）のバイアス源を接続
させるように適応されている。ＲＩＴＤ１２の陰極とＲ
ＩＴＤ１４の陽極とは、接合部２５で一つに接続され
る。接合部２５にはトンネリング・ダイオード１６の一
つの端子も接続され、トンネリング・ダイオード１６の
もう一つの端子２６，および／または接合部２５は、Ｓ
ＲＡＭセル１０を利用するときの読出し／書込み機能の
ために、外部から利用可能である。
【００１１】次に、特に図２について説明する。この図
は、ＳＲＡＭセル１０を含むＳＲＡＭの一部切欠き簡略
断面図を示す。一般に行および列状に編成され、各セル
を個々にアドレス指定できるように接続された多数の個
別セルがＳＲＡＭに含まれることは、当然理解されよ
う。各々のセルは類似しているので、単独のＳＲＡＭセ
ル１０だけを詳細に説明する。
は、ＳＲＡＭセル１０を含むＳＲＡＭの一部切欠き簡略
断面図を示す。一般に行および列状に編成され、各セル
を個々にアドレス指定できるように接続された多数の個
別セルがＳＲＡＭに含まれることは、当然理解されよ
う。各々のセルは類似しているので、単独のＳＲＡＭセ
ル１０だけを詳細に説明する。
【００１２】ＳＲＡＭは、ガリウム／ひ素（ＧａＡｓ）
で形成され、実質的に平面の表面を有する基板３０上に
製造する。アンチモン化ガリウム／アンチモン化アルミ
ニウム（ＧａＳｂ／ＡｌＳｂ）超格子を含むバッファ層
３１を、残りの構造と実質的に格子整合するように基板
３０の表面上にエピタキシャル成長させ、転位密度(dis
location density) を低下する。次に、ひ化インジウム
（ＩｎＡｓ）層３３；アンチモン化アルミニウム（Ａｌ
Ｓｂ）層３４；少なくとも一つのＩｎＡｓ層３５，３
６，３７；ＡｌＳｂの障壁層４０；ＧａＳｂの活性層４
１；ＡｌＳｂの障壁層４２；および少なくとも一つのＩ
ｎＡｓ層４５，４６，４７を含む多数のヘテロ構造層
を、バッファ層３１上にエピタキシャル成長させる。
で形成され、実質的に平面の表面を有する基板３０上に
製造する。アンチモン化ガリウム／アンチモン化アルミ
ニウム（ＧａＳｂ／ＡｌＳｂ）超格子を含むバッファ層
３１を、残りの構造と実質的に格子整合するように基板
３０の表面上にエピタキシャル成長させ、転位密度(dis
location density) を低下する。次に、ひ化インジウム
（ＩｎＡｓ）層３３；アンチモン化アルミニウム（Ａｌ
Ｓｂ）層３４；少なくとも一つのＩｎＡｓ層３５，３
６，３７；ＡｌＳｂの障壁層４０；ＧａＳｂの活性層４
１；ＡｌＳｂの障壁層４２；および少なくとも一つのＩ
ｎＡｓ層４５，４６，４７を含む多数のヘテロ構造層
を、バッファ層３１上にエピタキシャル成長させる。
【００１３】以下の構造はＳＲＡＭの一例であり、さら
に詳しくは、その製造を説明するために提供するＳＲＡ
Ｍセル１０の特定の一実施例である。様々な層に別の材
料および別の寸法を利用することができ、以下が特定的
な一例にすぎないことは、いうまでもなく理解されよ
う。この特定的な実施例では、第１ＩｎＡｓ層３３をバ
ッファ層３２の上に直接、約５０００オングストローム
の厚さまで成長させ、ｎ＋導電形となるように不純物を
注入する。第１ｎ＋ＩｎＡｓ層３３の上に、ＡｌＳｂ層
３４を約１００ないし１０００オングストロームの範囲
の厚さに成長させる。この範囲、好ましくは約１００な
いし４００オングストロームの範囲の底部にＡｌＳｂ層
３４を形成することは、後で説明する他の製造段階のた
め、有利であることが明らかになっている。ＡｌＳｂ層
３４の上に、第２ｎ＋ＩｎＡｓ層３５を約３０００オン
グストロームの厚さに成長させ、ｎ＋導電形となるよう
にシリコン・イオンＳｉを約２×１０18ｃｍ-3の密度に
なるまで比較的重度に注入(dope)する。後で示すよう
に、最初の三層３３，３４，３５は、ＴＤ１６を形成す
るために利用される。
に詳しくは、その製造を説明するために提供するＳＲＡ
Ｍセル１０の特定の一実施例である。様々な層に別の材
料および別の寸法を利用することができ、以下が特定的
な一例にすぎないことは、いうまでもなく理解されよ
う。この特定的な実施例では、第１ＩｎＡｓ層３３をバ
ッファ層３２の上に直接、約５０００オングストローム
の厚さまで成長させ、ｎ＋導電形となるように不純物を
注入する。第１ｎ＋ＩｎＡｓ層３３の上に、ＡｌＳｂ層
３４を約１００ないし１０００オングストロームの範囲
の厚さに成長させる。この範囲、好ましくは約１００な
いし４００オングストロームの範囲の底部にＡｌＳｂ層
３４を形成することは、後で説明する他の製造段階のた
め、有利であることが明らかになっている。ＡｌＳｂ層
３４の上に、第２ｎ＋ＩｎＡｓ層３５を約３０００オン
グストロームの厚さに成長させ、ｎ＋導電形となるよう
にシリコン・イオンＳｉを約２×１０18ｃｍ-3の密度に
なるまで比較的重度に注入(dope)する。後で示すよう
に、最初の三層３３，３４，３５は、ＴＤ１６を形成す
るために利用される。
【００１４】第２ｎ＋ＩｎＡｓ層３５の上に、第１ｎ−
ＩｎＡｓ層３６を約５００オングストロームの厚さに成
長させ、シリコン・イオンＳｉを約２×１０16ｃｍ-3の
密度になるまで比較的軽度に注入する。第１ｎ−ＩｎＡ
ｓ層３６の上に、第１非注入(undope)ＩｎＡｓトンネリ
ング層３７を約２５オングストロームの厚さまで成長さ
せる。第１非注入ＩｎＡｓトンネリング層３７の上に、
ＡｌＳｂの第１障壁層４０を約１００オングストローム
の厚さまで成長させる。ＡｌＳｂの第１障壁４０の上
に、ＧａＳｂの活性層４１を約６５オングストロームの
厚さまで成長させる。ＧａＳｂの活性層４１の上に、Ａ
ｌＳｂの第２障壁層４２を約２５オングストロームの厚
さまで成長させる。ＡｌＳｂの第２障壁層４２の上に、
ＩｎＡｓの第２非注入トンネリング層４５を約１００オ
ングストロームの厚さまで成長させる。ＩｎＡｓの第２
非注入層４５の上に、第２ｎ−ＩｎＡｓ層４６を約５０
０オングストロームの厚さまで成長させ、ｎ−導電形と
なるようにシリコン・イオンＳｉを約２×１０16ｃｍ-3
の密度まで注入する。最後に、第２ｎ−ＩｎＡｓ層４６
の上に、第２ｎ＋ＩｎＡｓ層４７を約２５００オングス
トロームの厚さまで成長させ、ｎ＋導電形となるように
シリコン・イオンＳｉを約２×１０18ｃｍ-3の密度まで
注入する。
ＩｎＡｓ層３６を約５００オングストロームの厚さに成
長させ、シリコン・イオンＳｉを約２×１０16ｃｍ-3の
密度になるまで比較的軽度に注入する。第１ｎ−ＩｎＡ
ｓ層３６の上に、第１非注入(undope)ＩｎＡｓトンネリ
ング層３７を約２５オングストロームの厚さまで成長さ
せる。第１非注入ＩｎＡｓトンネリング層３７の上に、
ＡｌＳｂの第１障壁層４０を約１００オングストローム
の厚さまで成長させる。ＡｌＳｂの第１障壁４０の上
に、ＧａＳｂの活性層４１を約６５オングストロームの
厚さまで成長させる。ＧａＳｂの活性層４１の上に、Ａ
ｌＳｂの第２障壁層４２を約２５オングストロームの厚
さまで成長させる。ＡｌＳｂの第２障壁層４２の上に、
ＩｎＡｓの第２非注入トンネリング層４５を約１００オ
ングストロームの厚さまで成長させる。ＩｎＡｓの第２
非注入層４５の上に、第２ｎ−ＩｎＡｓ層４６を約５０
０オングストロームの厚さまで成長させ、ｎ−導電形と
なるようにシリコン・イオンＳｉを約２×１０16ｃｍ-3
の密度まで注入する。最後に、第２ｎ−ＩｎＡｓ層４６
の上に、第２ｎ＋ＩｎＡｓ層４７を約２５００オングス
トロームの厚さまで成長させ、ｎ＋導電形となるように
シリコン・イオンＳｉを約２×１０18ｃｍ-3の密度まで
注入する。
【００１５】上記の構造からＳＲＡＭセル１０を製造す
るために、例えばホトレジストなど何らかの都合のよい
手段によって、第２ｎ＋ＩｎＡｓ層４７の表面上に第１
および第２接点(contact) を形成する。簡便さのため
に、本発明の方法をＳＲＡＭセル１０に関連して説明し
ているが、一般的には多数のセルを持つ完全なＳＲＡＭ
が製造され、本方法は多数のセルを形成するように簡単
に拡張されることを理解されたい。接点を形成し終わっ
たら、形成された接点の上に、例えば蒸着(evaporatio
n) やリフトオフなど何らかの都合のよい手段によっ
て、金属端子２０，２２を堆積(deposite)させる。この
実施例で利用した金属は、ニッケル／金／ゲルマニウム
（Ｎｉ／Ａｕ／Ｇｅ）である。その後、金属端子２０，
２２は多くの残りの加工のマスクとして使用される。
るために、例えばホトレジストなど何らかの都合のよい
手段によって、第２ｎ＋ＩｎＡｓ層４７の表面上に第１
および第２接点(contact) を形成する。簡便さのため
に、本発明の方法をＳＲＡＭセル１０に関連して説明し
ているが、一般的には多数のセルを持つ完全なＳＲＡＭ
が製造され、本方法は多数のセルを形成するように簡単
に拡張されることを理解されたい。接点を形成し終わっ
たら、形成された接点の上に、例えば蒸着(evaporatio
n) やリフトオフなど何らかの都合のよい手段によっ
て、金属端子２０，２２を堆積(deposite)させる。この
実施例で利用した金属は、ニッケル／金／ゲルマニウム
（Ｎｉ／Ａｕ／Ｇｅ）である。その後、金属端子２０，
２２は多くの残りの加工のマスクとして使用される。
【００１６】次に、金属端子２０，２２をマスクとして
使用しながら、ＣＨ3 ＣＯＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏの比
率が約５：１：５の第１容液を利用して、ＩｎＡｓ層４
７，４６，４５を選択的にエッチングする。第１容液
は、これが実質的にＩｎＡｓ層だけをエッチングするの
に効果的であることから選択された。次に、金属端子２
０，２２およびその下の二本の柱状のＩｎＡｓ（層４
７，４６，４５のエッチングされなかった部分）をマス
クとして使用しながら、ＮＨ4 ＯＨ：Ｈ2 Ｏの比率が約
１０：１の第２容液を利用して、障壁層４２，活性層４
１，および障壁層４０を選択的にエッチングする。最後
に、第１容液の一部を利用して、ＩｎＡｓ層３７，３
６，３５を部分的に選択的にエッチングして構造を二分
割し、二つの共鳴帯間トンネリング・ダイオード１２，
１４を形成する。
使用しながら、ＣＨ3 ＣＯＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏの比
率が約５：１：５の第１容液を利用して、ＩｎＡｓ層４
７，４６，４５を選択的にエッチングする。第１容液
は、これが実質的にＩｎＡｓ層だけをエッチングするの
に効果的であることから選択された。次に、金属端子２
０，２２およびその下の二本の柱状のＩｎＡｓ（層４
７，４６，４５のエッチングされなかった部分）をマス
クとして使用しながら、ＮＨ4 ＯＨ：Ｈ2 Ｏの比率が約
１０：１の第２容液を利用して、障壁層４２，活性層４
１，および障壁層４０を選択的にエッチングする。最後
に、第１容液の一部を利用して、ＩｎＡｓ層３７，３
６，３５を部分的に選択的にエッチングして構造を二分
割し、二つの共鳴帯間トンネリング・ダイオード１２，
１４を形成する。
【００１７】次に構造全体を絶縁材または誘電体の層
（図示せず）で被覆し、パッシベーションおよびマスキ
ング層として使用する。この特定の実施例では、約５０
０オングストロームの厚さのＳｉ3 Ｎ4 の層を利用す
る。層４７，４６，４５の残部の上部表面の底部接点領
域５５，５６は、底部接点領域５５，５６の上の部分の
Ｓｉ3 Ｎ4 層を除去することによって形成され、開口さ
れる。次に、第１エッチング液の一部を用いて、底部接
点領域５５，５６におけるＩｎＡｓ層４７，４６，４５
の残部をエッチングする。次に第２エッチング液の一部
を用いて、底部接点領域５５，５６におけるＡｌＳｂ層
３４をエッチングする。
（図示せず）で被覆し、パッシベーションおよびマスキ
ング層として使用する。この特定の実施例では、約５０
０オングストロームの厚さのＳｉ3 Ｎ4 の層を利用す
る。層４７，４６，４５の残部の上部表面の底部接点領
域５５，５６は、底部接点領域５５，５６の上の部分の
Ｓｉ3 Ｎ4 層を除去することによって形成され、開口さ
れる。次に、第１エッチング液の一部を用いて、底部接
点領域５５，５６におけるＩｎＡｓ層４７，４６，４５
の残部をエッチングする。次に第２エッチング液の一部
を用いて、底部接点領域５５，５６におけるＡｌＳｂ層
３４をエッチングする。
【００１８】この時点で、ＡｌＳｂ層３４が第２エッチ
ング液によって非常に高速でエッチングされ、これが異
方性エッチングとなる傾向、つまり非方向性(non-direc
tional) の傾向が強く、一般にＡｌＳｂ層３４は垂直方
向より水平方向がより高速でエッチングされることに注
意されたい。したがって、水平方向のエッチングをでき
るだけ制限するために、第２エッチング液はできるだけ
濃縮し、ＡｌＳｂ層３４は望ましい特性を保ちながらで
きるだけ薄く成長させることが望ましい。一般に、Ａｌ
Ｓｂ層３４を１００ないし４００オングストロームの範
囲の厚さに維持し、第２エッチング液を１０：１以上の
比率にすると、満足のいく結果が得られることが明らか
になっている。
ング液によって非常に高速でエッチングされ、これが異
方性エッチングとなる傾向、つまり非方向性(non-direc
tional) の傾向が強く、一般にＡｌＳｂ層３４は垂直方
向より水平方向がより高速でエッチングされることに注
意されたい。したがって、水平方向のエッチングをでき
るだけ制限するために、第２エッチング液はできるだけ
濃縮し、ＡｌＳｂ層３４は望ましい特性を保ちながらで
きるだけ薄く成長させることが望ましい。一般に、Ａｌ
Ｓｂ層３４を１００ないし４００オングストロームの範
囲の厚さに維持し、第２エッチング液を１０：１以上の
比率にすると、満足のいく結果が得られることが明らか
になっている。
【００１９】最後に、第１容液の一部を利用して、Ｉｎ
Ａｓ層３３を部分的に選択的にエッチングする。この段
階で、例えばホトレジストなどのような何らかのマスキ
ング材を用いて、底部接点領域５５，５６を形成し直す
と、一般に有用である。次に、底部接点領域５５，５６
におけるＩｎＡｓ層３３の露出表面上に、例えば蒸着や
リフトオフなど何らかの都合のよい方法によって、１対
の金属接点２６Ａ，２６Ｂを形成する。この特定の実施
例では、接点２６Ａ，２６Ｂに利用した金属は、金属接
点２０，２２と同一、つまりＮｉ／Ａｕ／Ｇｅとするこ
とができる。
Ａｓ層３３を部分的に選択的にエッチングする。この段
階で、例えばホトレジストなどのような何らかのマスキ
ング材を用いて、底部接点領域５５，５６を形成し直す
と、一般に有用である。次に、底部接点領域５５，５６
におけるＩｎＡｓ層３３の露出表面上に、例えば蒸着や
リフトオフなど何らかの都合のよい方法によって、１対
の金属接点２６Ａ，２６Ｂを形成する。この特定の実施
例では、接点２６Ａ，２６Ｂに利用した金属は、金属接
点２０，２２と同一、つまりＮｉ／Ａｕ／Ｇｅとするこ
とができる。
【００２０】次に、例えば第１液など何らかの都合のよ
いエッチングを利用して、メサ・エッチを実施し、ＳＲ
ＡＭセル１０を基板３０上の隣接セルから分離する。次
に、基板３０上のＳＲＡＭ全体に、Ｓｉ3 Ｎ4 などの絶
縁材または誘電タイの層（図示せず）でパッシベーショ
ンを施す。パッシベーション層にホールまたはビア（vi
a ）を開けて、金属接点２０，２２，２６Ａ，２６Ｂと
接触させ、また例えば蒸着など何らかの都合のよい方法
によって相互接続金属を析出させ、全てのセルをアドレ
ス指定可能な行および列状に接続させる。
いエッチングを利用して、メサ・エッチを実施し、ＳＲ
ＡＭセル１０を基板３０上の隣接セルから分離する。次
に、基板３０上のＳＲＡＭ全体に、Ｓｉ3 Ｎ4 などの絶
縁材または誘電タイの層（図示せず）でパッシベーショ
ンを施す。パッシベーション層にホールまたはビア（vi
a ）を開けて、金属接点２０，２２，２６Ａ，２６Ｂと
接触させ、また例えば蒸着など何らかの都合のよい方法
によって相互接続金属を析出させ、全てのセルをアドレ
ス指定可能な行および列状に接続させる。
【００２１】次に、図３について説明する。この図は、
接点２０，２２間に印加された電圧に対しＲＩＴＤ１
２，１４を流れる電流を表わすグラフである。例えばＲ
ＩＴＤ１２にバイアス電圧を印加すると、活性層の価電
子帯エネルギ準位は、それぞれ障壁層４０，４２のいず
れかの側のＩｎＡｓ層３７，４５のエネルギ準位と一致
し、電流は零から点６０に増加する。バイアス電圧をさ
らに増加すると、活性層４１のエネルギ準位は、非常に
急速にＩｎＡｓ層３７，４５のエネルギ準位からずれる
ようになり、符号６１で示すように実質的な谷が生じ
る。２つのＲＩＴＤ１２，１４は直列に接続されている
ので、バイアス電圧をさらに増加すると、点６１の右側
の曲線によって示されるように、電流は再び増加し、点
６２でピークに達する。
接点２０，２２間に印加された電圧に対しＲＩＴＤ１
２，１４を流れる電流を表わすグラフである。例えばＲ
ＩＴＤ１２にバイアス電圧を印加すると、活性層の価電
子帯エネルギ準位は、それぞれ障壁層４０，４２のいず
れかの側のＩｎＡｓ層３７，４５のエネルギ準位と一致
し、電流は零から点６０に増加する。バイアス電圧をさ
らに増加すると、活性層４１のエネルギ準位は、非常に
急速にＩｎＡｓ層３７，４５のエネルギ準位からずれる
ようになり、符号６１で示すように実質的な谷が生じ
る。２つのＲＩＴＤ１２，１４は直列に接続されている
ので、バイアス電圧をさらに増加すると、点６１の右側
の曲線によって示されるように、電流は再び増加し、点
６２でピークに達する。
【００２２】ＩｎＡｓ層４５の導電帯からＧａＳｂ活性
層４１の価電子帯へ、およびさらにＩｎＡｓ層３７の導
電帯への共鳴トンネリング，または逆にＩｎＡｓ層３７
の導電帯からＧａＳｂ活性層４１の価電子帯へ、および
さらにＩｎＡｓ層４５の導電帯への共鳴トンネリング
を、帯間トンネリング（interband tunneling ）とい
う。各々の共鳴帯間トンネリング・ダイオード１２，１
４は、帯間トンネリングを利用して作動するように構成
され、帯のエネルギ準位が一致しないときに谷（漏れ）
電流によって通過しなければならない大きいバンドギャ
ップのために、谷電流はかなり低下する。
層４１の価電子帯へ、およびさらにＩｎＡｓ層３７の導
電帯への共鳴トンネリング，または逆にＩｎＡｓ層３７
の導電帯からＧａＳｂ活性層４１の価電子帯へ、および
さらにＩｎＡｓ層４５の導電帯への共鳴トンネリング
を、帯間トンネリング（interband tunneling ）とい
う。各々の共鳴帯間トンネリング・ダイオード１２，１
４は、帯間トンネリングを利用して作動するように構成
され、帯のエネルギ準位が一致しないときに谷（漏れ）
電流によって通過しなければならない大きいバンドギャ
ップのために、谷電流はかなり低下する。
【００２３】ＳＲＡＭセル１０では、ＩｎＡｓ／ＧａＳ
ｂ／ＡｌＳｂ材料系つまりヘテロ構造を利用して帯間ト
ンネリングを達成するので、ピーク／バレー電流比が、
他の多くの材料系よりかなり高くなる。その結果、素子
の速度／電力比はかなり増加する。また、この材料系で
は所用電圧および電圧変化が比較的低いので、電力消費
がさらに減少する。さらに、本材料系統では、点６０か
ら点６１への変化，または点６２から点６３への変化が
非常に急激であるので、ＳＲＡＭセル１０の動作速度が
かなり増大する。
ｂ／ＡｌＳｂ材料系つまりヘテロ構造を利用して帯間ト
ンネリングを達成するので、ピーク／バレー電流比が、
他の多くの材料系よりかなり高くなる。その結果、素子
の速度／電力比はかなり増加する。また、この材料系で
は所用電圧および電圧変化が比較的低いので、電力消費
がさらに減少する。さらに、本材料系統では、点６０か
ら点６１への変化，または点６２から点６３への変化が
非常に急激であるので、ＳＲＡＭセル１０の動作速度が
かなり増大する。
【００２４】次に図４について説明する。この図は、Ｔ
Ｄ１６に印加される電圧対ＴＤ１６を流れる電流を表わ
すグラフである。曲線で示すように、正の閾電圧６５ま
たは負の閾電圧６６のいずれかがＴＤ１６に印加される
まで、ＴＤ１６に電流は通常流れない。正の閾電圧６５
を越えると、ＴＤ１６を流れる正電流は指数関数的に増
加する。同様に、負の閾電圧６６を越えると、ＴＤ１６
を流れる負電流は指数関数的に増加する。
Ｄ１６に印加される電圧対ＴＤ１６を流れる電流を表わ
すグラフである。曲線で示すように、正の閾電圧６５ま
たは負の閾電圧６６のいずれかがＴＤ１６に印加される
まで、ＴＤ１６に電流は通常流れない。正の閾電圧６５
を越えると、ＴＤ１６を流れる正電流は指数関数的に増
加する。同様に、負の閾電圧６６を越えると、ＴＤ１６
を流れる負電流は指数関数的に増加する。
【００２５】次に、図５について説明する。この図は、
ＴＤ１６とＲＩＴＤ１２，１４との結合によって達成さ
れる双安定動作をグラフで表わす。図５の横軸は、Ｔ１
６の電圧ＶTDを表わし、縦軸は図１の端子２７における
出力電圧Ｖout 表わす。各接点２０，２２に例えばそれ
ぞれ＋０．１４Ｖおよび−０．１４Ｖの固定電圧を印加
する。ＴＤ１６の閾電圧６５を越えるのに充分な正信号
を入力接点２６Ａまたは２６Ｂに印加すると、ＲＩＴＤ
１４の電圧は、それが点６０を越え、谷６１に進み、例
えば点６７まで変化するのに充分なまでに増加する。図
１から、ＲＩＴＤ１４を流れる電流は、ＲＩＴＤ１２お
よびＴＤ１６からの電流の結合であることが明らかであ
る。例えば、入力接点２６Ａまたは２６Ｂに印加する電
圧が、ＲＩＴＤ１４を点６７まで駆動させ、その後除去
されるパルスであると仮定する。ＲＩＴＤ１２を流れる
電流は、直列に接続されたＲＩＴＤ１４を流れる電流と
同じでなければならないので、ＲＩＴＤ１２は、図３の
点６８で作動するように駆動される。この第１安定動作
条件を論理１と呼ぶことができる。
ＴＤ１６とＲＩＴＤ１２，１４との結合によって達成さ
れる双安定動作をグラフで表わす。図５の横軸は、Ｔ１
６の電圧ＶTDを表わし、縦軸は図１の端子２７における
出力電圧Ｖout 表わす。各接点２０，２２に例えばそれ
ぞれ＋０．１４Ｖおよび−０．１４Ｖの固定電圧を印加
する。ＴＤ１６の閾電圧６５を越えるのに充分な正信号
を入力接点２６Ａまたは２６Ｂに印加すると、ＲＩＴＤ
１４の電圧は、それが点６０を越え、谷６１に進み、例
えば点６７まで変化するのに充分なまでに増加する。図
１から、ＲＩＴＤ１４を流れる電流は、ＲＩＴＤ１２お
よびＴＤ１６からの電流の結合であることが明らかであ
る。例えば、入力接点２６Ａまたは２６Ｂに印加する電
圧が、ＲＩＴＤ１４を点６７まで駆動させ、その後除去
されるパルスであると仮定する。ＲＩＴＤ１２を流れる
電流は、直列に接続されたＲＩＴＤ１４を流れる電流と
同じでなければならないので、ＲＩＴＤ１２は、図３の
点６８で作動するように駆動される。この第１安定動作
条件を論理１と呼ぶことができる。
【００２６】同様に、ＴＤ１６の閾電圧６６を越えるの
に充分な負信号を入力接点２６Ａまたは２６Ｂに印加す
ると、ＲＩＴＤ１２の電圧は、それが点６０を越え、谷
６１に進み、例えば点６７まで変化するのに充分なまで
に増加する。ＲＩＴＤ１４を流れる電流はＲＩＴＤ１２
を流れる電流と同じでなければならないので、ＲＩＴＤ
１４は、図３の点６８で作動するように駆動される。こ
の第２安定動作条件を論理０と呼ぶことができる。こう
して、双安定動作が達成される。さらに、ＳＲＡＭセル
１０が論理１状態または論理０状態のどちらであるか
は、接点２６Ａまたは２６Ｂで、様々な方法によって決
定することができる。そうした方法の一つとして、接点
２６Ａまたは２６Ｂに「センス」電流を印加し、電流が
接点２６Ａまたは２６Ｂを流れるか否かを決定する方法
がある。別の接点、例えば接点２７（図１参照）を接合
部２５に設け、この部分の電圧を感知することもでき
る。
に充分な負信号を入力接点２６Ａまたは２６Ｂに印加す
ると、ＲＩＴＤ１２の電圧は、それが点６０を越え、谷
６１に進み、例えば点６７まで変化するのに充分なまで
に増加する。ＲＩＴＤ１４を流れる電流はＲＩＴＤ１２
を流れる電流と同じでなければならないので、ＲＩＴＤ
１４は、図３の点６８で作動するように駆動される。こ
の第２安定動作条件を論理０と呼ぶことができる。こう
して、双安定動作が達成される。さらに、ＳＲＡＭセル
１０が論理１状態または論理０状態のどちらであるか
は、接点２６Ａまたは２６Ｂで、様々な方法によって決
定することができる。そうした方法の一つとして、接点
２６Ａまたは２６Ｂに「センス」電流を印加し、電流が
接点２６Ａまたは２６Ｂを流れるか否かを決定する方法
がある。別の接点、例えば接点２７（図１参照）を接合
部２５に設け、この部分の電圧を感知することもでき
る。
【００２７】したがって、極めて小さく、従来のトラン
ジスタＳＲＡＭより実質的に少数のトランジスタつまり
能動素子を利用するという利点を持ち、しかも速度／電
力比を実質的に向上した、改良された新しいＳＲＡＭが
開示された。さらに、この改良ＳＲＡＭは、製造が比較
的簡単である。この改良ＳＲＡＭのＲＩＴＤおよびＴＤ
の形成に利用される材料系のために、この構造はピーク
／バレー（Ｐ／Ｖ）比を実質的に向上し、これにより素
子の速度／電力比が実質的に向上する。
ジスタＳＲＡＭより実質的に少数のトランジスタつまり
能動素子を利用するという利点を持ち、しかも速度／電
力比を実質的に向上した、改良された新しいＳＲＡＭが
開示された。さらに、この改良ＳＲＡＭは、製造が比較
的簡単である。この改良ＳＲＡＭのＲＩＴＤおよびＴＤ
の形成に利用される材料系のために、この構造はピーク
／バレー（Ｐ／Ｖ）比を実質的に向上し、これにより素
子の速度／電力比が実質的に向上する。
【図１】ヘテロ構造素子を組み込んだＳＲＡＭセルの概
略図である。
略図である。
【図２】本発明によるＳＲＡＭの部分切欠き簡略断面図
である。
である。
【図３】直列に接続された１対の共鳴帯間トンネリング
・ダイオードの電流対電圧のグラフである。
・ダイオードの電流対電圧のグラフである。
【図４】典型的トンネリング・ダイオードにおける電流
対電圧のグラフである。
対電圧のグラフである。
【図５】図２のＳＲＡＭの双安定動作を表わすグラフで
ある。
ある。
１０ 静的ランダム・アクセス・メモリ（ＳＲＡＭ）
セル １２ 第１共鳴帯間トンネリング・ダイオード（ＲＩ
ＴＤ） １４ 第２共鳴帯間トンネリング・ダイオード（ＲＩ
ＴＤ） １６ トンネリング・ダイオード（ＴＤ） ２０ 外部端子 ２２ 外部端子 ２５ 接合部 ３０ 基板 ３１ バッファ層 ３３ 第１ＩｎＡｓ（ひ化インジウム）層 ３４ ＡｌＳｂ（アンチモン化アルミニウム）層 ３５ 第２ｎ＋ＩｎＡｓ（ひ化インジウム）層 ３６ 第１ｎ−ＩｎＡｓ層 ３７ 第１非注入ＩｎＡｓトンネリング層 ４０ 第１ＡｌＳｂ障壁層 ４１ ＧａＳｂ活性層 ４２ 第２ＡｌＳｂ障壁層 ４５ 第２非注入ＩｎＡｓトンネリング層 ４６ 第２ｎ−ＩｎＡｓ層 ４７ 第２ｎ＋ＩｎＡｓ層 ５５ 底部接点領域 ５６ 底部接点領域
セル １２ 第１共鳴帯間トンネリング・ダイオード（ＲＩ
ＴＤ） １４ 第２共鳴帯間トンネリング・ダイオード（ＲＩ
ＴＤ） １６ トンネリング・ダイオード（ＴＤ） ２０ 外部端子 ２２ 外部端子 ２５ 接合部 ３０ 基板 ３１ バッファ層 ３３ 第１ＩｎＡｓ（ひ化インジウム）層 ３４ ＡｌＳｂ（アンチモン化アルミニウム）層 ３５ 第２ｎ＋ＩｎＡｓ（ひ化インジウム）層 ３６ 第１ｎ−ＩｎＡｓ層 ３７ 第１非注入ＩｎＡｓトンネリング層 ４０ 第１ＡｌＳｂ障壁層 ４１ ＧａＳｂ活性層 ４２ 第２ＡｌＳｂ障壁層 ４５ 第２非注入ＩｎＡｓトンネリング層 ４６ 第２ｎ−ＩｎＡｓ層 ４７ 第２ｎ＋ＩｎＡｓ層 ５５ 底部接点領域 ５６ 底部接点領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サイード・エヌ・テーラニ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・サン・アルフレド・ドライ ブ8602 (72)発明者 ハーバート・ゴロンキン アメリカ合衆国アリゾナ州テンピ、サウ ス・カチナ・ドライブ8623 (72)発明者 クシアドン・セオドア・ズー アメリカ合衆国アリゾナ州チャンドラー、 ノース・コングレス・ドライブ1351
Claims (5)
- 【請求項１】 障壁層４０，４２の間に挟まれた活性層
４１を含むヘテロ構造によりそれぞれ形成される第１お
よび第２共鳴帯間トンネリング・ダイオード１２，１４
であって、前記障壁層はさらに第１および第２トンネリ
ング層３７，４５の間に挟まれ、各共鳴帯間トンネリン
グ・ダイオードはそれぞれ各共鳴帯間トンネリング・ダ
イオードの第２トンネリング層４５に結合されたバイア
ス端子２０，２２を有して成る前記第１および第２共鳴
帯間トンネリング・ダイオード１２，１４；および第１
および第２トンネリング層３３，３５の間に挟まれたチ
ャネル層３４を含むトンネリング・ダイオード１６であ
って、前記第１および第２共鳴帯間トンネリング・ダイ
オードの各々の第１トンネリング層３７は、前記トンネ
リング・ダイオードの第２トンネリング層３５，３６と
一体的に形成され、前記トンネリング・ダイオードの第
１トンネリング層３３に読出し／書込み端子２６を結合
して成る前記トンネリング・ダイオード１６；によって
構成されることを特徴とする静的ランダム・アクセス・
メモリ・セル。 - 【請求項２】 ＡｌＳｂ障壁層４０，４２の間に挟まれ
たＧａＳｂ活性層４１を含むヘテロ構造によりそれぞれ
形成される第１および第２共鳴帯間トンネリング・ダイ
オード１２，１４であって、前記ＡｌＳｂ障壁層はさら
に第１および第２ＩｎＡｓ層３７，４５の間に挟まれ、
各共鳴帯間トンネリング・ダイオードはそれぞれ各共鳴
帯間トンネリング・ダイオードの第２ＩｎＡｓ層４５に
結合されたバイアス端子２０，２２を有して成る前記第
１および第２共鳴帯間トンネリング・ダイオード１２，
１４；および第１および第２ＩｎＡｓ層３３，３５の間
に挟まれたＡｌＳｂ層３４を含むトンネリング・ダイオ
ード１６であって、前記第１および第２共鳴帯間トンネ
リング・ダイオードの各々の第１ＩｎＡｓ層３７は、前
記トンネリング・ダイオードの第２ＩｎＡｓ層３５と一
体的に形成され、前記トンネリング・ダイオードの第１
ＩｎＡｓ層３３に読出し／書込み端子２６を結合して成
る前記トンネリング・ダイオード１６；によって構成さ
れることを特徴とする静的ランダム・アクセス・メモリ
・セル。 - 【請求項３】 ＡｌＳｂ障壁層４０，４２の間に挟まれ
たＧａＳｂ活性層４１を含むヘテロ構造により形成され
る第１共鳴帯間トンネリング・ダイオード１２であっ
て、前記ＡｌＳｂ障壁層はさらに第１および第２ＩｎＡ
ｓ層３７，４５の間に挟まれ、前記第１共鳴帯間トンネ
リング・ダイオード１２はその第２ＩｎＡｓ層４５に結
合された第１バイアス端子２０を有して成る前記第１共
鳴帯間トンネリング・ダイオード１２；ＡｌＳｂ障壁層
４０，４２の間に挟まれたＧａＳｂ活性層４１を含むヘ
テロ構造により形成される第２共鳴帯間トンネリング・
ダイオード１４であって、前記ＡｌＳｂ障壁層はさらに
第１および第２ＩｎＡｓ層３７，４５の間に挟まれ、前
記第２共鳴帯間トンネリング・ダイオード１４はその第
２ＩｎＡｓ層４５に結合された第２バイアス端子２２を
有して成る前記第２共鳴帯間トンネリング・ダイオード
１４；および第１および第２ＩｎＡｓ層３３，３５の間
に挟まれたＡｌＳｂ層３４を含むトンネリング・ダイオ
ード１６であって、前記第１および第２共鳴帯間トンネ
リング・ダイオード１２，１４の各々の第１ＩｎＡｓ層
３７は、前記トンネリング・ダイオード１６の第２Ｉｎ
Ａｓ層３５と一体的に形成され、前記トンネリング・ダ
イオード１６の第１ＩｎＡｓ層３３に読出し／書込み端
子２６を結合して成る前記トンネリング・ダイオード１
６；によって構成されることを特徴とする静的ランダム
・アクセス・メモリ・セル。 - 【請求項４】 実質的に平面の表面を有するＧａＡｓ基
板３０を設ける段階；前記基板の表面上に超格子のバッ
ファ層３１を成長させる段階；前記バッファ層３１上に
第１ＩｎＡｓ層３３を形成し、前記第１ＩｎＡｓ層３３
上にＡｌＳｂ層３４を形成し、前記ＡｌＳｂ層３４上に
少なくとも一つの第２ＩｎＡｓ層３５，３６，３７を形
成し、前記第２ＩｎＡｓ層３７上に第１ＡｌＳｂ障壁層
４０を形成し、前記第１ＡｌＳｂ障壁層４０上にＧａＳ
ｂ活性層４１を形成し、前記ＧａＳｂ活性層４１上に第
２ＡｌＳｂ障壁層４２を形成し、前記第２ＡｌＳｂ障壁
層４２上に少なくとも一つの第３ＩｎＡｓ層４５，４
６，４７を形成する段階；前記少なくとも一つの第３Ｉ
ｎＡｓ層４７上に第１および第２接点２０，２２を形成
し、前記形成された接点の上に金属端子を堆積する段
階；前記金属端子をマスクとして使用し、前記少なくと
も一つの第３ＩｎＡｓ層４５，４６，４７を選択的にエ
ッチングする段階；前記金属端子をマスクとして使用
し、前記第２ＡｌＳｂ障壁層４２，前記ＧａＳｂ活性
層，および前記第１ＡｌＳｂ層４０を選択的にエッチン
グする段階；前記少なくとも一つの第２ＩｎＡｓ層３
５，３６，３７を選択的に部分的にエッチングして構造
を二分割し、二つの共鳴トンネリング・ダイオード１
２，１４を形成する段階；構造全体に絶縁層を堆積する
段階；前記絶縁層の一部分を選択的に除去することによ
って、形成された共鳴トンネリング・ダイオード１２，
１４の一方に隣接して、部分的にエッチングされた少な
くとも一つの第２ＩｎＡｓ層３５の表面に、少なくとも
一つの底部接点領域５５，５６を開口する段階；前記底
部接点領域５５，５６における前記少なくとも一つの第
２ＩｎＡｓ層３５の残りの部分を選択的にエッチングす
る段階；前記底部接点領域５５，５６における前記Ａｌ
Ｓｂ層３４を選択的にエッチングする段階；前記底部接
点領域５５，５６における前記第１ＩｎＡｓ層３３を選
択的に部分的にエッチングして、前記第１ＩｎＡｓ層３
３の表面を露出させる段階；および前記第１ＩｎＡｓ層
３３の前記露出表面上に第３金属端子２６Ａ，２６Ｂを
堆積する段階；によって構成されることを特徴とする静
的ランダム・アクセス・メモリ・セルの製造方法。 - 【請求項５】 実質的に平面の表面を有するＧａＡｓ基
板３０を設ける段階；前記基板の表面上にＧａＳｂ／Ａ
ｌＳｂ超格子を含むバッファ層３１をエピタキシャル成
長させる段階；前記バッファ層３１上に第１ｎ＋ＩｎＡ
ｓ層３３をエピタキシャル成長させ、前記第１ｎ＋Ｉｎ
Ａｓ層３３上にＡｌＳｂ層３４をエピタキシャル成長さ
せ、前記ＡｌＳｂ層３４上に第２ｎ＋ＩｎＡｓ層３５を
エピタキシャル成長させ、前記第２ｎ＋ＩｎＡｓ層３５
上に第１ｎ−ＩｎＡｓ層３６をエピタキシャル成長さ
せ、前記第１ｎ−ＩｎＡｓ層３６上にドープされていな
い第１ＩｎＡｓ層３７をエピタキシャル成長させ、前記
ドープされていない第１ＩｎＡｓ層３７上に第１ＡｌＳ
ｂ障壁層４０をエピタキシャル成長させ、前記第１Ａｌ
Ｓｂ障壁層４０上にＧａＳｂ活性層４１をエピタキシャ
ル成長させ、前記ＧａＳｂ活性層４１上に第２ＡｌＳｂ
障壁層４２をエピタキシャル成長させ、前記第２ＡｌＳ
ｂ障壁層上にドープされていない第２ＩｎＡｓ層４５を
エピタキシャル成長させ、前記ドープされていない第２
ＩｎＡｓ層上に第２ｎ−ＩｎＡｓ層４６をエピタキシャ
ル成長させ、前記第２ｎ−ＩｎＡｓ層４６上に第２ｎ＋
ＩｎＡｓ層４７をエピタキシャル成長させる段階；前記
第２ｎ＋ＩｎＡｓ層４７上に第１および第２接点２０，
２２を形成し、前記形成された接点上に金属端子を堆積
する段階；前記金属端子２０，２２をマスクとして使用
し、前記第２ｎ＋ＩｎＡｓ層４７，前記第２ｎ−ＩｎＡ
ｓ層４６，および前記ドープされていない第２ＩｎＡｓ
層４５を選択的にエッチングする段階；前記金属端子２
０，２２をマスクとして使用し、前記第２ＡｌＳｂ障壁
層４２，前記ＧａＳｂ活性層，および前記第１ＡｌＳｂ
層４０を選択的にエッチングする段階；前記ドープされ
ていない第１ＩｎＡｓ層３７および前記第１ｎ−ＩｎＡ
ｓ層３６を選択的に部分的にエッチングして構造を二分
割し、二つの共鳴トンネリング・ダイオード１２，１４
を形成する段階；構造全体に絶縁層を堆積する段階；前
記絶縁層の一部分を選択的に除去することによって、形
成された共鳴トンネリング・ダイオード１２，１４の一
方に隣接して、部分的にエッチングされた前記第１ｎ−
ＩｎＡｓ層３６の表面に、少なくとも一つの底部接点領
域５５，５６を開口する段階；前記底部接点領域５５，
５６における前記第１ｎ−ＩｎＡｓ層３５の残りの部分
および前記第２ｎ＋ＩｎＡｓ層３５を選択的にエッチン
グする段階；前記底部接点領域５５，５６における前記
ＡｌＳｂ層３４を選択的にエッチングする段階；前記底
部接点領域５５，５６における前記第１ｎ＋ＩｎＡｓ層
３３を選択的に部分的にエッチングして、前記第１ｎ＋
ＩｎＡｓ層３３の表面を露出させる段階；および前記第
１ｎ＋ＩｎＡｓ層３３の前記露出表面上に第３金属端子
２６Ａ，２６Ｂを堆積する段階；によって構成されるこ
とを特徴とする静的ランダム・アクセス・メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151150A JPH08330529A (ja) | 1995-05-26 | 1995-05-26 | ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ材料系ＳＲＡＭおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151150A JPH08330529A (ja) | 1995-05-26 | 1995-05-26 | ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ材料系ＳＲＡＭおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330529A true JPH08330529A (ja) | 1996-12-13 |
Family
ID=15512462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151150A Pending JPH08330529A (ja) | 1995-05-26 | 1995-05-26 | ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ材料系ＳＲＡＭおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330529A (ja) |
-
1995
- 1995-05-26 JP JP7151150A patent/JPH08330529A/ja active Pending
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