JPH08330583A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08330583A JPH08330583A JP7156989A JP15698995A JPH08330583A JP H08330583 A JPH08330583 A JP H08330583A JP 7156989 A JP7156989 A JP 7156989A JP 15698995 A JP15698995 A JP 15698995A JP H08330583 A JPH08330583 A JP H08330583A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 Ｐ型ポリシリコンを有する半導体装置におい
てソース浅化によるゲート抵抗の増加を低減する。 【構成】 Ｐ型基板（１）上にＰ型エピ層（２）、ゲー
ト酸化膜（３）、ポリシリコン（４）を形成し窓開けを
行った後、Ｎ型ベース層（５）の形成を行う。次いで窒
化膜（１１）の形成し、その後、ＬＯＣＯＳ酸化膜（１
２）を形成し、Ｐ型ポリシリコンの形状を凸形状化す
る。次いで、選択的にゲートポリシリコンへＰ型不純物
のイオン注入し、さらにレジスト（１３）およびＬＯＣ
ＯＳ酸化膜（１２）の除去後、全面にＰ型不純物をイオ
ン注入し、ソースの形成とＰ型ゲートポリシリコンの形
成を行う。これにより特性改善のためにソースの浅化を
行った場合でもゲート抵抗の増加を低減できるため、他
の特性を悪化させることなく特性改善が可能となる。
てソース浅化によるゲート抵抗の増加を低減する。 【構成】 Ｐ型基板（１）上にＰ型エピ層（２）、ゲー
ト酸化膜（３）、ポリシリコン（４）を形成し窓開けを
行った後、Ｎ型ベース層（５）の形成を行う。次いで窒
化膜（１１）の形成し、その後、ＬＯＣＯＳ酸化膜（１
２）を形成し、Ｐ型ポリシリコンの形状を凸形状化す
る。次いで、選択的にゲートポリシリコンへＰ型不純物
のイオン注入し、さらにレジスト（１３）およびＬＯＣ
ＯＳ酸化膜（１２）の除去後、全面にＰ型不純物をイオ
ン注入し、ソースの形成とＰ型ゲートポリシリコンの形
成を行う。これにより特性改善のためにソースの浅化を
行った場合でもゲート抵抗の増加を低減できるため、他
の特性を悪化させることなく特性改善が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にＰ型ポリシリコンゲートを用いた
Ｐチャネル絶縁ゲート型電界効果トランジスタに関す
る。
製造方法に関し、特にＰ型ポリシリコンゲートを用いた
Ｐチャネル絶縁ゲート型電界効果トランジスタに関す
る。
【０００２】
【従来の技術】従来の半導体装置について図３、図４に
示す。図３は従来の半導体装置の断面図で、Ｐ型基板
（１）上にＰ型エピ層（２）、ゲート酸化膜（３）、ポ
リシリコン（４）、Ｎ型ベース（５）、Ｐ型ソース層
（６）、チャネル部（１０）が形成され、その後、層間
膜（７）、表面電極（８）、裏面電極（９）が形成され
ているものである。
示す。図３は従来の半導体装置の断面図で、Ｐ型基板
（１）上にＰ型エピ層（２）、ゲート酸化膜（３）、ポ
リシリコン（４）、Ｎ型ベース（５）、Ｐ型ソース層
（６）、チャネル部（１０）が形成され、その後、層間
膜（７）、表面電極（８）、裏面電極（９）が形成され
ているものである。
【０００３】図４（ａ）（ｂ）は、従来製法の工程断面
図で、まず、図４（ａ）に示すように、Ｐ型基板（１）
上に形成されたＰ型エピ層（２）上にゲート酸化膜
（３）およびポリシリコン（４）を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、Ｎ型ベー
ス（５）、Ｐ型ソース層（６）をポリシリコン（４）を
介して形成する。Ｐ型不純物イオン注入のとき、Ｐ型ソ
ース層（６）の形成と同時にゲートポリシリコン（４）
のＰ型化を行う。
図で、まず、図４（ａ）に示すように、Ｐ型基板（１）
上に形成されたＰ型エピ層（２）上にゲート酸化膜
（３）およびポリシリコン（４）を形成する。フォトリ
ソグラフィー技術を用いて窓開けを行った後、Ｎ型ベー
ス（５）、Ｐ型ソース層（６）をポリシリコン（４）を
介して形成する。Ｐ型不純物イオン注入のとき、Ｐ型ソ
ース層（６）の形成と同時にゲートポリシリコン（４）
のＰ型化を行う。
【０００４】その後、図４（ｂ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）の形成を行う
ものである。この製法による半導体装置においては、Ｐ
型ソース層（６）の深さとゲートポリシリコン（４）の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は６０００±１０００Å、Ｐ型不純物
は５０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−３で形成して
いるものである。
（７）、表面電極（８）、裏面電極（９）の形成を行う
ものである。この製法による半導体装置においては、Ｐ
型ソース層（６）の深さとゲートポリシリコン（４）の
厚さが特性を決める重要なポイントとなる。例えば現状
のポリシリコン厚は６０００±１０００Å、Ｐ型不純物
は５０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−３で形成して
いるものである。
【０００５】
【発明が解決しようとする課題】上記図３、図４に示し
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のＰ型不純物も浅く形成さ
れるためチャネル部（１０）上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン（４）の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
た従来技術では、特性改善としてソースの浅化を行った
場合、ゲートポリシリコン中のＰ型不純物も浅く形成さ
れるためチャネル部（１０）上の濃度低下が起こり、し
きい値電圧の上昇とオン抵抗の増大となる。その点を解
決するためにはゲートポリシリコン（４）の浅化が必要
となるが、ゲートポリシリコンを薄くするとゲートポリ
シリコン抵抗が増加し、スイッチング時間が遅くなって
しまうため十分な特性改善が困難であった。
【０００６】
【課題を解決するための手段】本発明は、Ｐ型基板上に
Ｐ型エピ層を有し、Ｐ型エピ層上のゲート酸化膜および
ゲート酸化膜上のゲートポリシリコンを介してＮ型ベー
ス、Ｐ型ソース層を有する半導体装置において、ゲート
ポリシリコンが凸形となっていることを特徴とする半導
体装置である。
Ｐ型エピ層を有し、Ｐ型エピ層上のゲート酸化膜および
ゲート酸化膜上のゲートポリシリコンを介してＮ型ベー
ス、Ｐ型ソース層を有する半導体装置において、ゲート
ポリシリコンが凸形となっていることを特徴とする半導
体装置である。
【０００７】また、本発明は、Ｐ型基板上にＰ型エピ層
を形成し、Ｐ型エピ層上のゲート酸化膜およびゲート酸
化膜上のゲートポリシリコンを介してＮ型ベース、Ｐ型
ソース層を形成する半導体装置の製造方法において、Ｎ
型ベースの形成後にポリシリコンに窒化膜の形成し、窓
開けを行いＬＯＣＯＳ酸化膜を形成して、ゲートポリシ
リコンの凸形化を行い、窒化膜の除去後、選択的にゲー
トポリシリコンへ不純物のイオン注入を行い、次いでＬ
ＯＣＯＳ酸化膜の除去後、全面に不純物をイオン注入す
ることを特徴とする半導体装置の製造方法である。
を形成し、Ｐ型エピ層上のゲート酸化膜およびゲート酸
化膜上のゲートポリシリコンを介してＮ型ベース、Ｐ型
ソース層を形成する半導体装置の製造方法において、Ｎ
型ベースの形成後にポリシリコンに窒化膜の形成し、窓
開けを行いＬＯＣＯＳ酸化膜を形成して、ゲートポリシ
リコンの凸形化を行い、窒化膜の除去後、選択的にゲー
トポリシリコンへ不純物のイオン注入を行い、次いでＬ
ＯＣＯＳ酸化膜の除去後、全面に不純物をイオン注入す
ることを特徴とする半導体装置の製造方法である。
【０００８】また、本発明は、Ｐ型基板上にＰ型エピ層
を形成し、Ｐ型エピ層上のゲート酸化膜およびゲート酸
化膜上のゲートポリシリコンを介してＮ型ベース、Ｐ型
ソース層を形成する半導体装置の製造方法において、Ｎ
型ベースの形成後にイオンエッチングしてポリシリコン
の凸形化を行い、選択的にゲートポリシリコンへ不純物
のイオン注入を行い、次いで全面に不純物をイオン注入
することを特徴とする半導体装置の製造方法である。
を形成し、Ｐ型エピ層上のゲート酸化膜およびゲート酸
化膜上のゲートポリシリコンを介してＮ型ベース、Ｐ型
ソース層を形成する半導体装置の製造方法において、Ｎ
型ベースの形成後にイオンエッチングしてポリシリコン
の凸形化を行い、選択的にゲートポリシリコンへ不純物
のイオン注入を行い、次いで全面に不純物をイオン注入
することを特徴とする半導体装置の製造方法である。
【０００９】
【作用】本発明においては、半導体装置はゲートポリシ
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてＬＯＣＯＳ等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には２回Ｐ型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
リコンが凸形になっていることにより、ゲートの低抵抗
とソースの浅接合化を両立させることができるものであ
る。半導体装置においてＬＯＣＯＳ等を用いてゲートポ
リシリコンの凸形化を行い、特にチャネル上のゲートポ
リシリコンが薄くなっていることにより、ゲートポリシ
リコンの厚い部分には２回Ｐ型不純物のイオン注入を行
うことができ、また、ソースを浅くしてもゲート抵抗が
増大しないようにすることができるものである。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］図１（ａ）〜（ｄ）は本発明の一実施例の
断面図で、半導体装置の製造工程順に示すものである。
図１（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ
層（２）上にゲート酸化膜（３）、ポリシリコン（４）
を形成する。フォトリソグラフィー技術を用いて窓開け
を行った後、Ｎ型ベース層（５）の形成を行う。次い
で、図１（ｂ）に示すように、窒化膜（１１）の形成
し、その後、窓開けを行い、ＬＯＣＯＳ酸化膜（１２）
の形成（２０００Å〜３０００Å）を行う。
説明する。 ［実施例１］図１（ａ）〜（ｄ）は本発明の一実施例の
断面図で、半導体装置の製造工程順に示すものである。
図１（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ
層（２）上にゲート酸化膜（３）、ポリシリコン（４）
を形成する。フォトリソグラフィー技術を用いて窓開け
を行った後、Ｎ型ベース層（５）の形成を行う。次い
で、図１（ｂ）に示すように、窒化膜（１１）の形成
し、その後、窓開けを行い、ＬＯＣＯＳ酸化膜（１２）
の形成（２０００Å〜３０００Å）を行う。
【００１１】次いで、図１（ｃ）に示すように、窒化膜
（１１）の除去後、選択的にゲートポリシリコンへＰ型
不純物のイオン注入（５Ｅ１５〜１Ｅ１６ｃｍ−２）を
行う。次いで、レジスト（１３）およびＬＯＣＯＳ酸化
膜（１２）の除去後、全面にＰ型不純物をイオン注入
（３０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−２）し、ソー
スの形成とＰ型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比４０〜６０％となるように形
成する。最後に図１（ｄ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）を形成する。
（１１）の除去後、選択的にゲートポリシリコンへＰ型
不純物のイオン注入（５Ｅ１５〜１Ｅ１６ｃｍ−２）を
行う。次いで、レジスト（１３）およびＬＯＣＯＳ酸化
膜（１２）の除去後、全面にＰ型不純物をイオン注入
（３０ＫｅＶ ５Ｅ１５〜１Ｅ１６ｃｍ−２）し、ソー
スの形成とＰ型ゲートポリシリコンの形成を行う。この
ときソースの深さは従来比４０〜６０％となるように形
成する。最後に図１（ｄ）に示すように、層間膜
（７）、表面電極（８）、裏面電極（９）を形成する。
【００１２】［実施例２］図２（ａ）〜（ｄ）は本発明
の第２の実施例の製造工程を示す断面図である。図２
（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ層
（２）上にゲート酸化膜（３）、ポリシリコン（４）を
形成する。窓開けを行った後、Ｎ型ベース層（５）の形
成を行う。次いで、図２（ｂ）に示すように、レジスト
（１３）を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン（４）を凸形状とする。
の第２の実施例の製造工程を示す断面図である。図２
（ａ）に示すように、Ｐ型基板（１）上のＰ型エピ層
（２）上にゲート酸化膜（３）、ポリシリコン（４）を
形成する。窓開けを行った後、Ｎ型ベース層（５）の形
成を行う。次いで、図２（ｂ）に示すように、レジスト
（１３）を形成し、その後窓開けを行い、イオンエッチ
ングし、ポリシリコン（４）を凸形状とする。
【００１３】次いで、図２（ｃ）に示すように、選択的
にゲートポリシリコンへＰ型不純物のイオン注入を行
う。次いで、レジスト（１３）の除去後、全面にＰ型不
純物をイオン注入し、ソースの形成とＰ型ゲートポリシ
リコンの形成を行う。最後に、図２（ｄ）に示すよう
に、層間膜（７）、表面電極（８）、裏面電極（９）を
形成する。このように、第２の実施例ではＬＯＣＯＳを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
にゲートポリシリコンへＰ型不純物のイオン注入を行
う。次いで、レジスト（１３）の除去後、全面にＰ型不
純物をイオン注入し、ソースの形成とＰ型ゲートポリシ
リコンの形成を行う。最後に、図２（ｄ）に示すよう
に、層間膜（７）、表面電極（８）、裏面電極（９）を
形成する。このように、第２の実施例ではＬＯＣＯＳを
使わずに凸形状としている。このため、ポリシリコンの
形状をコントロールしやすいものである。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
Ｐ型ポリシリコンを有するＰチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
Ｐ型ポリシリコンを有するＰチャネル絶縁型電界効果ト
ランジスタにおいてゲートポリシリコンを凸形状とする
ことにより、ゲート抵抗を増大させることなくソースを
浅くできるため、特性の改善が可能となるという効果を
奏するものである。
【図１】本発明の一実施例の工程断面図。
【図２】本発明の第２の実施例の工程断面図。
【図３】従来例を示す断面図。
【図４】従来例の製法を示す工程断面図。
１ Ｐ型基板 ２ Ｐ型エピ ３ ゲート酸化膜 ４ ゲートポリシリコン ５ Ｎ型ベース層 ６ Ｐ型ソース層 ７ 層間膜 ８ 表面電極 ９ 裏面電極 １０ チャネル １１ 窒化膜 １２ ＬＯＣＯＳ １３ レジスト
Claims (3)
- 【請求項１】 Ｐ型基板上にＰ型エピ層を有し、Ｐ型エ
ピ層上のゲート酸化膜およびゲート酸化膜上のゲートポ
リシリコンを介してＮ型ベース、Ｐ型ソース層を有する
半導体装置において、ゲートポリシリコンが凸形となっ
ていることを特徴とする半導体装置。 - 【請求項２】 Ｐ型基板上にＰ型エピ層を形成し、Ｐ型
エピ層上のゲート酸化膜およびゲート酸化膜上のゲート
ポリシリコンを介してＮ型ベース、Ｐ型ソース層を形成
する半導体装置の製造方法において、Ｎ型ベースの形成
後にポリシリコンに窒化膜の形成し、窓開けを行いＬＯ
ＣＯＳ酸化膜を形成して、ゲートポリシリコンの凸形化
を行い、窒化膜の除去後、選択的にゲートポリシリコン
へ不純物のイオン注入を行い、次いでＬＯＣＯＳ酸化膜
の除去後、全面に不純物をイオン注入することを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 Ｐ型基板上にＰ型エピ層を形成し、Ｐ型
エピ層上のゲート酸化膜およびゲート酸化膜上のゲート
ポリシリコンを介してＮ型ベース、Ｐ型ソース層を形成
する半導体装置の製造方法において、Ｎ型ベースの形成
後にイオンエッチングしてポリシリコンの凸形化を行
い、選択的にゲートポリシリコンへ不純物のイオン注入
を行い、次いで全面に不純物をイオン注入することを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156989A JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330583A true JPH08330583A (ja) | 1996-12-13 |
| JP2956538B2 JP2956538B2 (ja) | 1999-10-04 |
Family
ID=15639750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156989A Expired - Lifetime JP2956538B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956538B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014787A1 (en) * | 1998-09-08 | 2000-03-16 | Advanced Micro Devices, Inc. | Process for making high performance mosfet with an inverted t-shaped gate electrode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421965A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Mos transistor |
| JPH0242764A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 縦型ｍｏｓｆｅｔ |
-
1995
- 1995-05-31 JP JP7156989A patent/JP2956538B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421965A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Mos transistor |
| JPH0242764A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 縦型ｍｏｓｆｅｔ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014787A1 (en) * | 1998-09-08 | 2000-03-16 | Advanced Micro Devices, Inc. | Process for making high performance mosfet with an inverted t-shaped gate electrode |
| US6090676A (en) * | 1998-09-08 | 2000-07-18 | Advanced Micro Devices, Inc. | Process for making high performance MOSFET with scaled gate electrode thickness |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956538B2 (ja) | 1999-10-04 |
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