JPH08330860A - スケーラ回路 - Google Patents

Abstract

(57)【要約】 【目的】 単位キャパシタンス個数を節減し得るスケー
ラ回路を提供することを目的とする。 【構成】 奇数段のＭＯＳインバータを直列に接続し、
最終段のＭＯＳインバータの出力とグランドとの間に接
地キャパシタンスを接続し、最終段のＭＯＳインバータ
より前段でＭＯＳインバータの出力を一対の平衡レジス
タンスによって電源およびグランドにそれぞれ接続し、
最終段のＭＯＳインバータの出力は初段インバータの入
力にフィードバックしてある基準電圧生成回路の出力と
して基準電圧が生成され、この基準電圧生成回路のＭＯ
Ｓインバータと、第１、第２反転増幅部のＭＯＳインバ
ータとは同一回路特性に設定するとともにＬＳＩ上で近
接配置したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスケーラ回路に係り、特
にアナログ電圧の出力レベルを調整するためのスケーラ
回路に関する。

【０００２】

【従来の技術】本願出願人はアナログコンピュータにお
いて複数のキャパシタンスを並列接続してなる重み付き
加算を行い、その出力フィードバックキャパシタンスを
含むＭＯＳインバータによって線形性とドライブ能力を
確保する乗算回路を実現している（特開平０６−１６２
２３０号等）。このようなコンピュータにおいて、演算
経路が複雑になると、入力レンジと出力レンジが不整合
になることがあり、積極的にレンジ調整を行う必要があ
る。そこで本願出願人は特願平０５−０４２０４８号に
おいて、入出力レンジの整合のためのスケーラ回路を提
案している。

【０００３】この提案回路は、図４に示すように、入力
電圧Ｖｉｎをスイッチ回路ＳＷＣ１を介して容量結合Ｃ
Ｐ１に接続し、この容量結合ＣＰ１の出力を反転増幅部
ＩＮＶ１に入力している。またＩＮＶ１の出力は並列な
帰還キャパシタンス群ＣＦ１に入力され、ＣＦ１の出力
はスイッチ回路ＳＷＣ２によってＩＮＶ１の入力側に接
続されている。スイッチ回路ＳＷＣ１はＣＰ１のキャパ
シタンスＣ１２〜Ｃ１４をＶｉｎまたはグランドに接続
し、スイッチ回路ＳＷＣ２は、ＩＮＶ１の入力をＣＦ１
のキャパシタンスＣ２２〜Ｃ２４またはグランドに接続
する。このような構成において、ＣＰ１におけるキャパ
シタンスＣ１１とＳＷＣ１によってＶｉｎに接続された
キャパシタンスの容量の合計（「有効合成容量」とい
う。）を（Ｃ１１＋ΣＣ１ｉ）、ＣＰ２の有効合成容量
を（Ｃ２１＋ΣＣ２ｉ）とすると、ＩＮＶ１の出力Ｖ’
は、 Ｖ’＝−Ｖｉｎ（Ｃ１１＋ΣＣ１ｉ）／（Ｃ２１＋ΣＣ２ｉ） （１） となる。

【０００４】ＩＮＶ１の出力は同様な構成の、スイッチ
回路ＳＷ３、容量結合ＣＰ２を介して反転増幅部ＩＮＶ
２に接続され、ＩＮＶ２の出力は帰還キャパシタンス群
ＣＦ２、スイッチ回路ＳＷＣ４を介してその入力にフィ
ードバックされている。ＩＮＶ１の出力をＶ’とする
と、前記と同様に、ＩＮＶ２の出力Ｖｏｕｔは， Ｖｏｕｔ＝−Ｖ’（Ｃ３１＋ΣＣ３ｉ）／（Ｃ４１＋Ｃ４i) （２） となり、これらの重み付けにより出力のレベル調整が行
われる。

【０００５】そしてＣＰ２、ＣＰ３、ＣＰ４の有効合成
容量が等しくなるようにＳＷＣ２〜ＳＷＣ４を設定し、
かつ（Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４）＝（Ｃ３１＋
Ｃ３２＋Ｃ３３＋Ｃ３４）と定めておくことにより、Ｉ
ＮＶ１、ＩＮＶ２のオフセット電圧を相殺している。

【０００６】このようなスケーラ回路の乗数は、キャパ
シタンスの容量値で決定されるが、ＬＳＩ（大規模集積
回路）上では、キャパシタンスは複数の単位キャパシタ
ンスを接続して構成するため、大きな乗数を実現するた
めには極めて多くの単位キャパシタンスを必要とし、回
路面積が大きくなるという問題があった。また入力オフ
セット電圧と基準電圧との誤差がある場合、出力信号に
大きなオフセット成分を生じて回路動作に悪影響を及ぼ
す。このためキャパシタンスの容量値を微妙に調整して
出力のオフセット成分を抑圧するという処置が必要であ
った。

【０００７】

【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、単位キャ
パシタンス個数を節減し得るスケーラ回路を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】この発明にかかるスケー
ラ回路は、奇数段のＭＯＳインバータを直列に接続し、
最終段のＭＯＳインバータの出力とグランドとの間に接
地キャパシタンスを接続し、最終段のＭＯＳインバータ
より前段でＭＯＳインバータの出力を一対の平衡レジス
タンスよって電源およびグランドにそれぞれ接続し、最
終段のＭＯＳインバータの出力は初段インバータの入力
にフィードバックしてある基準電圧生成回路の出力とし
て基準電圧が生成され、この基準電圧生成回路のＭＯＳ
インバータと、第１、第２反転増幅部のＭＯＳインバー
タとは同一回路特性に設定するとともにＬＳＩ上で近接
配置したものである。また出力のオフセット成分に関し
て、キャパシタンスの自由度を持たせるため、基準電圧
発生回路とインバータ回路の回路構成を極力近似したも
のとし、入力オフセット電圧と基準電圧と基準電圧との
差を低減している。

【０００９】

【作用】この発明に係るスケーラ回路によれば、第１反
転増幅部と、第２反転増幅部との２段階の重み付けによ
り、各段の容量値を抑えたので単位キャパシタンス数が
抑えられ、また基準電圧生成回路のＭＯＳインバータと
反転増幅部のＭＯＳインバータのオフセット電圧が相殺
することになり、出力精度が良好になる。さらに、キャ
パシタンスの容量値の選択の自由度を確保し得る。

【００１０】

【実施例】次にこの発明に係るスケーラ回路の１実施例
を図面に基づいて説明する。

【００１１】図１において、スケーラ回路はスイッチ回
路ＳＷＣ１、容量結合ＣＰ１、反転増幅部ＩＮＶ１、ス
イッチ回路ＳＷＣ３、容量結合ＣＰ２および反転増幅部
ＩＮＶ２を直列に接続してなり、入力電圧Ｖｉｎはスイ
ッチ回路ＳＷＣ１に接続されている。

【００１２】スイッチ回路ＳＷＣ１は、Ｖｉｎまたは基
準電圧を択一的に出力に接続する複数のスイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４を並列接続してなる。基準
電圧は基準電圧生成回路Ｖｒｅｆによって生成され、全
体回路に共通の電源電圧Ｖｄｄの１／２の電圧、すなわ
ち（Ｖｄｄ／２）が生成されている。容量結合ＣＰ１は
スイッチＳＷ１〜ＳＷ４にそれぞれ接続されたキャパシ
タンスＣ１、Ｃ２、Ｃ３、Ｃ４の出力を統合してなり、
その出力はＩＮＶ１に入力されている。スイッチ回路Ｓ
ＷＣ１は、容量結合ＣＰ１の個々のキャパシタンスに対
してＶｉｎまたは基準電圧を択一的に印加し、その統合
出力がＩＮＶ１に入力されている。

【００１３】反転増幅部ＩＮＶ１の出力には複数のスイ
ッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８を並列接続してな
るスイッチ回路ＳＷＣ２が接続され、ＳＷＣ２には複数
のキャパシタンスＣ５、Ｃ６、Ｃ７、Ｃ８を並列接続し
てなる帰還キャパシタンス群ＣＦ１が接続されている。
Ｃ５〜Ｃ８は出力が統合されてＩＮＶ１の入力に接続さ
れ、各スイッチＳＷ５〜ＳＷ８はＩＮＶ１出力またはグ
ランドを対応するキャパシタンスＣ５〜Ｃ８に接続す
る。

【００１４】さらに容量結合ＣＰ１にはキャパシタンス
Ｃ１〜Ｃ４と並列な基準電圧キャパシタンスＣｒ１が接
続され、Ｃｒ１には定常的に基準電圧生成回路Ｖｒｅｆ
が接続されている。この基準電圧キャパシタンスは同様
の容量結合を用いた乗算回路において使用されており、
乗算回路との整合性、回路パターンの共通化を図る上で
有効である。

【００１５】基準電圧生成回路Ｖｒｅｆおよび反転増幅
部ＩＮＶ１の詳細については後述するが、これら回路は
３段の直列なＭＯＳインバータを主たる構成要素とする
ものであるが、基準電圧およびＩＮＶ１入力にはオフセ
ット電圧Ｖｏｆｆが含まれる可能性がある。そこで基準
電圧発生回路および反転増幅部のＭＯＳインバータは同
一特性に設定され、かつＬＳＩ上で近接配置されてい
る。これによって各ＭＯＳインバータのオフセット電圧
が均等となり、後述するように、容量結合ＣＰ１、ＣＰ
２および帰還キャパシタンス群においてオフセット電圧
相互が相殺することになる。

【００１６】反転増幅部ＩＮＶ１の出力には複数のスイ
ッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８を並列接続してな
るスイッチ回路ＳＷＣ２が接続され、ＳＷＣ２には複数
のキャパシタンスＣ５、Ｃ６、Ｃ７、Ｃ８を並列接続し
てなる帰還キャパシタンス群ＣＦ１が接続されている。
Ｃ５〜Ｃ８は出力が統合されてＩＮＶ１の入力に接続さ
れ、各スイッチＳＷ５〜ＳＷ８はＩＮＶ１出力または基
準電圧を対応するキャパシタンスＣ５〜Ｃ８に接続す
る。

【００１７】ここで、Ｃ１〜Ｃ４の内Ｖｉｎに接続され
ているキャパシタンスの容量の和をＣＰ１の有効合成容
量と呼び、Σ（ＣＰ１）で表現し、帰還キャパシタンス
群ＣＦ１においてＩＮＶ１出力に接続されているキャパ
シタンスの容量の和を有効合成容量と呼び、Σ（ＣＦ
１）で表現する。またＣ１〜Ｃ４の容量の和をＴ（ＣＰ
１）、Ｃ５〜Ｃ８の容量の和をＴ（ＣＦ１）と表現し、
さらに Ｔ（ＣＰ１）−Σ（ＣＰ１）＝Ｓ（ＣＰ１） （３） Ｔ（ＣＦ１）−Σ（ＣＦ１）＝Ｓ（ＣＦ１） （４） と表現する。

【００１８】以上の構成において、ＩＮＶ１の出力をＶ
１、ＩＮＶ１の入力側のオフセット電圧をＶｏｆｆと
し、基準電圧をＶｒｅｆとすると、電荷保存則より、 Σ（ＣＰ１）（Ｖｉｎ−Ｖｏｆｆ）＋Σ（ＣＦ１）（Ｖ１−Ｖｏｆｆ） ＋Ｓ（ＣＰ１）（Ｖｒｅｆ−Ｖｏｆｆ）＋Ｓ（ＣＦ１）（Ｖｒｅｆ− Ｖｏｆｆ）＝０ （５） となる。

【００１９】式（５）より、 Ｖ１−Ｖｏｆｆ＝−｛Σ（ＣＰ１）／Σ（ＣＦ１）｝（Ｖｉｎ−Ｖｏｆｆ） −〔｛Ｓ（ＣＰ１）＋Ｓ（ＣＦ１）｝／Σ（ＣＦ１）〕 ×（Ｖｒｅｆ−Ｖｏｆｆ） （６） が得られる。そして（Ｖｒｅｆ−Ｖｏｆｆ）は極めて微
小（０．１ｍＶオーダ）であり、式（６）は実質的に以
下の式（７）に近似される。 Ｖ１−Ｖｏｆｆ＝−｛Σ（ＣＰ１）／Σ（ＣＦ１）｝（Ｖｉｎ−Ｖｏｆｆ） （７）

【００２０】スイッチ回路ＳＷＣ３は複数のスイッチＳ
Ｗ９、ＳＷ１０、ＳＷ１１、ＳＷ１２を並列接続してな
り、容量結合ＣＰ２はキャパシタンスＣ９、Ｃ１０、Ｃ
１１、Ｃ１２、Ｃｒ２を並列接続してなる。各スイッチ
ＳＷ９〜ＳＷ１２は、対応するキャパシタンスＣ９〜Ｃ
１２にそれぞれ接続され、ＩＮＶ１出力またはグランド
を択一的に対応キャパシタンスに接続する。Ｃｒ２は前
記Ｃｒ１と同様の基準電圧キャパシタンスであり、基準
電圧発生回路Ｖｒｅｆに接続されている。

【００２１】スイッチ回路ＳＷＣ３は、容量結合ＣＰ２
の個々のキャパシタンスに対してＶｉｎまたはグランド
を択一的に印加し、その統合出力がＩＮＶ２に入力され
ている。

【００２２】反転増幅部ＩＮＶ２の出力には複数のスイ
ッチＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６を並列接
続してなるスイッチ回路ＳＷＣ４が接続され、ＳＷＣ４
には複数のキャパシタンスＣ１３、Ｃ１４、Ｃ１５、Ｃ
１６を並列接続してなる帰還キャパシタンス群ＣＦ２が
接続されている。Ｃ１３〜Ｃ１６は出力が統合されてＩ
ＮＶ１の入力に接続され、各スイッチＳＷ１３〜ＳＷ１
６はＩＮＶ２出力またはグランドを対応するキャパシタ
ンスＣ１３〜Ｃ１６に接続する。

【００２３】ここで、Ｃ９〜Ｃ１２の内Ｖ１に接続され
ているキャパシタンスの容量の和をＣＰ２の有効合成容
量と呼び、Σ（ＣＰ２）で表現し、帰還キャパシタンス
群ＣＦ２においてＩＮＶ２出力に接続されているキャパ
シタンスの容量の和を有効合成容量と呼び、Σ（ＣＦ
２）で表現する。またＣ９〜Ｃ１２の容量の和をＴ（Ｃ
Ｐ２）、Ｃ１３〜Ｃ１６の容量の和をＴ（ＣＦ２）と表
現し、さらに Ｔ（ＣＰ２）−Σ（ＣＰ２）＝Ｓ（ＣＰ２） （８） Ｔ（ＣＦ２）−Σ（ＣＦ２）＝Ｓ（ＣＦ２） （９） と表現する。

【００２４】以上の構成において、ＩＮＶ２の出力をＶ
ｏｕｔ、ＩＮＶ２の入力側のオフセット電圧を、ＩＮＶ
１の入力側オフセット電圧と等しくＶｏｆｆとし、基準
電圧をＶｒｅｆとすると、 Σ（ＣＰ２）（Ｖ１−Ｖｏｆｆ）＋Σ（ＣＦ２）（Ｖｏｕｔ−Ｖｏｆｆ） ＋Ｓ（ＣＰ２）（Ｖｒｅｆ−Ｖｏｆｆ）＋Ｓ（ＣＦ２）（Ｖｒｅｆ−Ｖｏｆｆ ） ＝０ （１０） となる。この式（１０）は式（７）と同様に、（Ｖｒｅ
ｆ−Ｖｏｆｆ）を無視して、式（１１）のように整理さ
れる。 Ｖｏｕｔ−Ｖｏｆｆ＝−｛Σ（ＣＰ２）／Σ（ＣＦ２）｝（Ｖ１−Ｖｏｆｆ） （１１）

【００２５】式（７）、（１１）より、 Ｖｏｕｔ−Ｖｏｆｆ＝｛Σ（ＣＰ１）／Σ（ＣＦ１）｝ ×｛Σ（ＣＰ２）／Σ（ＣＦ２）｝ ×（Ｖｉｎ−Ｖｏｆｆ） （１２） の関係が得られる。これは（Ｖｉｎ−Ｖｏｆｆ）に対し
て、２つの乗数｛Σ（ＣＰ１）／Σ（ＣＦ１）｝および
｛Σ（ＣＰ２）／Σ（ＣＦ２）｝を乗じたものであり、
個々の乗数を比較的小さく抑えつつ充分大きな乗数を
（Ｖｉｎ−Ｖｏｆｆ）に乗じた結果が得られることが分
かる。

【００２６】また、オフセット電圧Ｖｏｆｆはあらかじ
め予測可能であり、このＶｏｆｆを考慮してスケーラ回
路を使用することにより充分高精度の出力レベル調整が
可能である。

【００２７】図２において、反転増幅部ＩＮＶ１は３段
の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３を有し、こ
れらインバータのゲインの積によって与えられる高いゲ
インの反転増幅部が構成されている。ＩＮＶ１の出力は
前記帰還キャパシタンス群ＣＦ１によりその入力にフィ
ードバックされ、入出力の良好な線形特性が保証されて
いる。最終段のＭＯＳインバータＩ３の出力には、基準
電圧生成回路Ｖｒｅｆに接続されたキャパシタンスＣＧ
が接続され、また第２段のＭＯＳインバータＩ２の出力
には、電源電圧ＶｄｄおよびＶｒｅｆにそれぞれ接続さ
れた平衡レジスタンスＲＥ１、ＲＥ２が接続されてお
り、高いゲインの反転増幅信号をフィードバックするこ
とにより生じることのある発振を防止し得る。さらに反
転増幅部ＩＮＶ１には、その入出力を短絡し得るリフレ
ッシュスイッチＳＷ２１が接続され、適時このリフレッ
シュスイッチを閉成し、同時にスイッチＳＷ１〜ＳＷ４
およびＳＷ９〜ＳＷ１２をＶｒｅｆ側に接続することに
より、反転増幅部入力側のオフセット電圧が解消され
る。なお反転増幅部ＩＮＶ２はＩＮＶ１と同様に構成さ
れているので説明を省略する。

【００２８】図３において、基準電圧発生回路Ｖｒｅｆ
は３段の直列なＭＯＳインバータＩ１、Ｉ’２、Ｉ’３
の出力を入力に帰還させてなり、その帰還路には常に閉
状態（開放されることのない）ダミースイッチＳＷ３１
が設けられている。これによって基準電圧発生回路の回
路パターンを前記反転増幅部ＩＮＶ１と同様（スイッチ
を含めて）に構成でき、その電気的特性、特にオフセッ
ト電圧をほぼ同一に設定し得る。さらに基準電圧発生回
路は、反転増幅部ＩＮＶ１と同様キャパシタンスＣＧ’
および平衡レジスタンスＲＥ１'、ＲＥ２’による発振
防止の処理が施されている。３段インバータ全体の入出
力特性を、入力ｘ、出力ｙとして、ｙ＝ｆ（ｘ）と表現
すると、出力を入力に接続したことによるｘ＝ｙの関係
により、ｘ＝ｆ（ｘ）となり、この解としてｘ＝Ｖｄｄ
／２が得られるように各ＭＯＳインバータの特性、特に
閾値が設定されている。

【００２９】このように決定される基準電圧は理論的に
は前記オフセット電圧Ｖｏｆｆと等しく、その差は前記
のように微少な誤差として処理し得るものである。

【００３０】第４図は前記実施例の変形例を示すもので
あり、容量結合ＣＰ１、ＣＰ２に接続されていた基準電
圧発生回路Ｖｒｅｆ、およびこれを接続するためのキャ
パシタンスＣｒ１、Ｃｒ２が省略されている。これによ
って、乗算回路との整合性、パターン共通化という特長
は失われるが、回路が単純化され、またＣｒ１、Ｃｒ２
による計算精度への悪影響を回避し得る。

【発明の効果】前述のとおり、この発明にかかるスケー
ラ回路は、奇数段のＭＯＳインバータを直列に接続し、
最終段のＭＯＳインバータの出力とグランドとの間に接
地キャパシタンスを接続し、最終段のＭＯＳインバータ
より前段でＭＯＳインバータの出力を一対の平衡レジス
タンスよって電源およびグランドにそれぞれ接続し、最
終段のＭＯＳインバータの出力は初段インバータの入力
にフィードバックしてある基準電圧生成回路の出力とし
て基準電圧が生成され、この基準電圧生成回路のＭＯＳ
インバータと、第１、第２反転増幅部のＭＯＳインバー
タとは同一回路特性に設定するとともにＬＳＩ上で近接
配置したものであり、第１反転増幅部と、第２反転増幅
部との２段階の重み付けにより、各段の容量値を抑えた
ので単位キャパシタンス数が抑えられ、また基準電圧生
成回路のＭＯＳインバータと反転増幅部のＭＯＳインバ
ータのオフセット電圧が略相殺することになり、出力精
度が良好になるという優れた効果を有する。さらに基準
電圧発生回路を反転増幅回路に近似した構成としたの
で、オフセット電圧の差を最小限に抑えうる。

【図面の簡単な説明】

【図１】 本発明に係るスケーラ回路の１実施例を示す
回路図である。

【図２】 同実施例における反転増幅部を示す回路図で
ある。

【図３】 同実施例における基準電圧発生回路を示す回
路図である。

【図４】 第１実施例の変形例を示す回路図である。

【図５】 従来のスケーラ回路を示す回路図である。

【符号の説明】

ＩＮＶ１、ＩＮＶ２ ．．． 反転増幅部 ＳＷＣ１、ＳＷＣ２、ＳＷＣ３、ＳＷＣ４ ．．． ス
イッチ回路 ＣＰ１、ＣＰ２ ．．． 容量結合 ＣＦ１、ＣＦ２ ．．． 帰還キャパシタンス群 Ｖｒｅｆ ．．． 基準電圧発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力電圧または基準電圧に２者択一的
   に接続される複数のスイッチよりなる第１スイッチ回路
   と、この第１スイッチ回路の各スイッチの出力側にそれ
   ぞれ接続されかつ出力が統合された複数のキャパシタン
   スよりなる第１容量結合と、この第１容量結合の出力に
   接続された奇数段の直列なＭＯＳインバータよりなる第
   １反転増幅部と、この第１反転増幅部と並列に前記第１
   容量結合に接続された複数のキャパシタンスよりなる第
   １帰還キャパシタンス群と、前記第１反転増幅部の出力
   または基準電圧に２者択一的に第１帰還キャパシタンス
   群の各キャパシタンスとを接続する複数のスイッチより
   なる第２スイッチ回路と、前記第１反転増幅部の出力ま
   たは基準電圧に並列接続された複数のスイッチよりなる
   第３スイッチ回路と、この第３スイッチ回路の各スイッ
   チの出力側にそれぞれ接続されかつ出力が統合された第
   ２容量結合と、この第２容量結合の出力に接続された奇
   数段の直列なＭＯＳインバータよりなる第２反転増幅部
   と、この第２反転増幅部と並列に前記第２容量結合に接
   続された複数キャパシタンスよりなる第２帰還キャパシ
   タンス群と、第２反転増幅部の出力または基準電圧を２
   者択一的に第２帰還キャパシタンス群の各キャパシタン
   スとを接続する複数のスイッチよりなる第４スイッチ回
   路と、を備えたスケーラ回路において、奇数段のＭＯＳ
   インバータを直列に接続し、最終段のＭＯＳインバータ
   の出力とグランドとの間に接地キャパシタンスを接続
   し、最終段のＭＯＳインバータより前段でＭＯＳインバ
   ータの出力を一対の平衡レジスタンスよって電源および
   グランドにそれぞれ接続し、最終段のＭＯＳインバータ
   の出力は初段インバータの入力にフィードバックしてあ
   る基準電圧生成回路の出力として基準電圧が生成され、
   この基準電圧生成回路のＭＯＳインバータと、第１、第
   ２反転増幅部のＭＯＳインバータとは同一回路特性に設
   定するとともにＬＳＩ上で近接配置されていることを特
   徴とするスケーラ回路。
2. 【請求項２】 第１、第２反転増幅部のそれぞれの出
   力とグランドとの間には接地キャパシタンスが接続さ
   れ、第１、第２反転増幅部の最終段のＭＯＳインバータ
   より前段でＭＯＳインバータの出力を１対の平衡レジス
   タンスによって電源およびグランドにそれぞれ接続し、
   第１、第２反転増幅部の出力は帰還キャパシタンスによ
   ってそれぞれ入力に接続してあることを特徴とする請求
   項１記載のスケーラ回路。
3. 【請求項３】 ＭＯＳインバータの電源電圧をＶｄｄ
   とするとき、基準電圧がＶｄｄ／２となるように基準電
   圧が生成されていることを特徴とする請求項１記載のス
   ケーラ回路。
4. 【請求項４】 第１、第２反転増幅部にはその入出力
   を適宜接続するリフレッシュスイッチが接続され、基準
   電圧生成回路にはこのリフレッシュスイッチと同一構成
   であってかつ解放されることのないダミースイッチが接
   続されていることを特徴とする請求項１記載のスケーラ
   回路。