JPH08335696A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JPH08335696A JPH08335696A JP7142832A JP14283295A JPH08335696A JP H08335696 A JPH08335696 A JP H08335696A JP 7142832 A JP7142832 A JP 7142832A JP 14283295 A JP14283295 A JP 14283295A JP H08335696 A JPH08335696 A JP H08335696A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極とソース及びドレイン電極となる
ポリシリコン膜のオーバーラップ容量を十分低減でき、
かつ第２のサイドウォールの幅を十分に小さくすること
により、チャネルのサイドウォール下の途切れがなく寄
生抵抗の発生を防ぐことができるＭＯＳＦＥＴ及びその
製造方法を提供する。 【構成】 シリコン基板１１上にポリシリコン膜１７を
有し、このポリシリコン膜１７の一部に前記シリコン基
板１１が露出する溝２１を有し、この溝２１で分離され
た前記ポリシリコン膜１７下のシリコン基板１１中に拡
散層３１を有し、前記ポリシリコン膜１７を拡散層３１
の引き出し電極として用い、前記溝中のシリコン基板１
１表面にゲート酸化膜２７を有し、前記溝中のゲート酸
化膜２７上にゲート電極２９が形成され、このゲート電
極２９と前記ポリシリコン膜１７との間に絶縁膜を有す
るＭＯＳＦＥＴにおいて、前記溝２１の形状が、底部が
狭く、上部が広い段差形状に設定されるようにした。
ポリシリコン膜のオーバーラップ容量を十分低減でき、
かつ第２のサイドウォールの幅を十分に小さくすること
により、チャネルのサイドウォール下の途切れがなく寄
生抵抗の発生を防ぐことができるＭＯＳＦＥＴ及びその
製造方法を提供する。 【構成】 シリコン基板１１上にポリシリコン膜１７を
有し、このポリシリコン膜１７の一部に前記シリコン基
板１１が露出する溝２１を有し、この溝２１で分離され
た前記ポリシリコン膜１７下のシリコン基板１１中に拡
散層３１を有し、前記ポリシリコン膜１７を拡散層３１
の引き出し電極として用い、前記溝中のシリコン基板１
１表面にゲート酸化膜２７を有し、前記溝中のゲート酸
化膜２７上にゲート電極２９が形成され、このゲート電
極２９と前記ポリシリコン膜１７との間に絶縁膜を有す
るＭＯＳＦＥＴにおいて、前記溝２１の形状が、底部が
狭く、上部が広い段差形状に設定されるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に微細なゲート長を有するＭＯＳＦＥＴ及びその製造方
法に関するものである。
に微細なゲート長を有するＭＯＳＦＥＴ及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、「Ａ ０．１μｍ−ｇａｔｅ Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ ＭＯＳＦＥＴ ｆ
ａｂｒｉｃａｔｅｄ ｂｙ Ｐｈａｓｅ−ｓｈｉｆｔｅ
ｄ Ｌｉｔｈｏｇｒａｐｈｙ」ＩＥＤＭ ９１，ｐｐ．
９５０〜９５２に開示されるものがあった。
は、「Ａ ０．１μｍ−ｇａｔｅ Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ ＭＯＳＦＥＴ ｆ
ａｂｒｉｃａｔｅｄ ｂｙ Ｐｈａｓｅ−ｓｈｉｆｔｅ
ｄ Ｌｉｔｈｏｇｒａｐｈｙ」ＩＥＤＭ ９１，ｐｐ．
９５０〜９５２に開示されるものがあった。
【０００３】近年の半導体集積回路の高集積化に伴っ
て、集積回路を構成するＭＯＳＦＥＴの微細化が進んで
いる。一般にＭＯＳＦＥＴを微細化してゆくと、閾値電
圧の低下や相互コンダクタンスの低下、サブスレッショ
ルド領域でのリーク電流の増大といった特性劣化を引き
起こしてしまう。これを防ぐために、ソース及びトレイ
ン拡散層のジャンクション深さを浅くする手段がとられ
る。
て、集積回路を構成するＭＯＳＦＥＴの微細化が進んで
いる。一般にＭＯＳＦＥＴを微細化してゆくと、閾値電
圧の低下や相互コンダクタンスの低下、サブスレッショ
ルド領域でのリーク電流の増大といった特性劣化を引き
起こしてしまう。これを防ぐために、ソース及びトレイ
ン拡散層のジャンクション深さを浅くする手段がとられ
る。
【０００４】その具体的方法としては、上記文献に開示
されているように、半導体基板上にソース及びドレイン
拡散層形成用の拡散源を設け、その拡散源から固相拡散
により拡散層を形成することで、拡散層のジャンクショ
ン深さを非常に浅くする方法がある。図４はかかる従来
のＭＯＳＦＥＴの断面図である。
されているように、半導体基板上にソース及びドレイン
拡散層形成用の拡散源を設け、その拡散源から固相拡散
により拡散層を形成することで、拡散層のジャンクショ
ン深さを非常に浅くする方法がある。図４はかかる従来
のＭＯＳＦＥＴの断面図である。
【０００５】この図ではＭＯＳＦＥＴの主要部のみ示
し、ソースやドレインの引き出し配線等は省略して示し
ている。以下にそのＭＯＳＦＥＴの構造について説明す
る。シリコン基板１０１上に、フィールド酸化膜１０３
によって囲まれたトランジスタのアクティブ領域１０５
上、及びフィールド酸化膜１０３上に、砒素あるいはリ
ン等の不純物がドープされたポリシリコン１０７が形成
され、更に、そのポリシリコン１０７上に絶縁膜１０９
が形成されている。
し、ソースやドレインの引き出し配線等は省略して示し
ている。以下にそのＭＯＳＦＥＴの構造について説明す
る。シリコン基板１０１上に、フィールド酸化膜１０３
によって囲まれたトランジスタのアクティブ領域１０５
上、及びフィールド酸化膜１０３上に、砒素あるいはリ
ン等の不純物がドープされたポリシリコン１０７が形成
され、更に、そのポリシリコン１０７上に絶縁膜１０９
が形成されている。
【０００６】そして、アクティブ領域１０５上のポリシ
リコン１０７及び絶縁膜１０９のゲート電極形成領域に
は、溝１１１が形成され、その溝１１１の側壁部には酸
化膜から成るサイドウォール１１３が形成されている。
また、溝１１１底部にはゲート酸化膜１１５が形成さ
れ、サイドウォール１１３及びゲート酸化膜１１５に囲
まれた領域には、ゲート電極１１７が埋め込まれてい
る。更に、トランジスタのアクティブ領域１０５の基板
中には、ソース及びドレイン領域となる拡散層１１９が
形成されている。
リコン１０７及び絶縁膜１０９のゲート電極形成領域に
は、溝１１１が形成され、その溝１１１の側壁部には酸
化膜から成るサイドウォール１１３が形成されている。
また、溝１１１底部にはゲート酸化膜１１５が形成さ
れ、サイドウォール１１３及びゲート酸化膜１１５に囲
まれた領域には、ゲート電極１１７が埋め込まれてい
る。更に、トランジスタのアクティブ領域１０５の基板
中には、ソース及びドレイン領域となる拡散層１１９が
形成されている。
【０００７】このような従来の構造での拡散層１１９の
形成方法としては、基板上に形成されたポリシリコン１
０７中の不純物を、溝１１１の形成後の熱処理によって
基板中に拡散させる方法（固相拡散）が採られている。
そのため０．１〜０．２μｍ程度の極めて浅い拡散層の
形成を可能としている。
形成方法としては、基板上に形成されたポリシリコン１
０７中の不純物を、溝１１１の形成後の熱処理によって
基板中に拡散させる方法（固相拡散）が採られている。
そのため０．１〜０．２μｍ程度の極めて浅い拡散層の
形成を可能としている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構造のＭＯＳＥＴでは、図４から明らかなよう
に、トランジスタのソース・ドレイン電極となるポリシ
リコン１０７とゲート電極１１７との絶縁は、サイドウ
ォール１１３によって行われている。このため、このサ
イドウォール１１３の幅Ｄを十分に取らなければ、ソー
ス・ドレイン電極となるポリシリコン１０７とゲート電
極１１７とのオーバーラップ容量が増加してしまい、Ｍ
ＯＳＦＥＴの動作速度が低下してしまう。しかし、サイ
ドウォール１１３の幅Ｄを大きくすると、拡散層１１９
とゲート電極１１７の底部とがオーバーラップしていな
い構造になってしまい、トランジスタの動作時のチャネ
ル形成がサイドウォール１１３下で途切れてしまい、そ
の部分で寄生抵抗が生じ、ＭＯＳＦＥＴとしての十分な
駆動電流が得られないといった問題が起きてしまう。
た従来の構造のＭＯＳＥＴでは、図４から明らかなよう
に、トランジスタのソース・ドレイン電極となるポリシ
リコン１０７とゲート電極１１７との絶縁は、サイドウ
ォール１１３によって行われている。このため、このサ
イドウォール１１３の幅Ｄを十分に取らなければ、ソー
ス・ドレイン電極となるポリシリコン１０７とゲート電
極１１７とのオーバーラップ容量が増加してしまい、Ｍ
ＯＳＦＥＴの動作速度が低下してしまう。しかし、サイ
ドウォール１１３の幅Ｄを大きくすると、拡散層１１９
とゲート電極１１７の底部とがオーバーラップしていな
い構造になってしまい、トランジスタの動作時のチャネ
ル形成がサイドウォール１１３下で途切れてしまい、そ
の部分で寄生抵抗が生じ、ＭＯＳＦＥＴとしての十分な
駆動電流が得られないといった問題が起きてしまう。
【０００９】これらのことから、従来技術によるＭＯＳ
ＦＥＴの構造では、ソース・ドレイン電極とゲート電極
とのオーバーラップ容量とチャネルでの寄生抵抗の発生
の関係がトレードオフの関係になってしまい、動作速度
と駆動電流の両者を満足させるデバイスを実現すること
は難しかった。本発明は、上記問題点を除去し、ゲート
電極とソース及びドレイン電極となるポリシリコン膜の
オーバーラップ容量を十分低減でき、かつ第２のサイド
ウォールの幅を十分に小さくすることにより、チャネル
のサイドウォール下の途切れがなく寄生抵抗の発生を防
ぐことができるＭＯＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
ＦＥＴの構造では、ソース・ドレイン電極とゲート電極
とのオーバーラップ容量とチャネルでの寄生抵抗の発生
の関係がトレードオフの関係になってしまい、動作速度
と駆動電流の両者を満足させるデバイスを実現すること
は難しかった。本発明は、上記問題点を除去し、ゲート
電極とソース及びドレイン電極となるポリシリコン膜の
オーバーラップ容量を十分低減でき、かつ第２のサイド
ウォールの幅を十分に小さくすることにより、チャネル
のサイドウォール下の途切れがなく寄生抵抗の発生を防
ぐことができるＭＯＳＦＥＴ及びその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）半導体基板（１１）上に導電膜（１７）を有し、
この導電膜（１７）の一部に前記半導体基板（１１）が
露出する溝を有し、この溝で分離された前記導電膜（１
７）下の半導体基板（１１）中に拡散層（３１）を有
し、前記導電膜（１７）を拡散層（３１）の引き出し電
極として用い、前記溝中の半導体基板（１１）表面にゲ
ート酸化膜（２７）を有し、前記溝中のゲート酸化膜
（２７）上にゲート電極（２９）が形成され、このゲー
ト電極（２９）と前記導電膜（１７）との間に絶縁膜を
有するＭＯＳＦＥＴにおいて、前記溝の形状が、底部が
狭く、上部が広い段差形状に設定されるようにしたもの
である。
成するために、 （Ａ）半導体基板（１１）上に導電膜（１７）を有し、
この導電膜（１７）の一部に前記半導体基板（１１）が
露出する溝を有し、この溝で分離された前記導電膜（１
７）下の半導体基板（１１）中に拡散層（３１）を有
し、前記導電膜（１７）を拡散層（３１）の引き出し電
極として用い、前記溝中の半導体基板（１１）表面にゲ
ート酸化膜（２７）を有し、前記溝中のゲート酸化膜
（２７）上にゲート電極（２９）が形成され、このゲー
ト電極（２９）と前記導電膜（１７）との間に絶縁膜を
有するＭＯＳＦＥＴにおいて、前記溝の形状が、底部が
狭く、上部が広い段差形状に設定されるようにしたもの
である。
【００１１】（Ｂ）ＭＯＳＦＥＴの製造方法において、
半導体基板（１１）上に導電膜（１７）及び第１の絶縁
膜（１９）を形成する工程と、選択的エッチングにより
第１の絶縁膜（１９）の所定の部位を除去した後、前記
導電膜（１７）を底部に一部残した状態で途中までエッ
チング除去し、第１の溝を形成する工程と、前記第１の
溝の側壁部に第２の絶縁膜（２３）を形成する工程と、
前記第１の絶縁膜（１９）及び第２の絶縁膜（２３）を
マスクに前記導電膜（１７）を半導体基板（１１）が露
出するまでエッチング除去し、前記第１の溝の開口幅よ
り小さい幅の第２の溝を形成する工程と、前記第２の溝
の側壁と前記第２の絶縁膜（２３）を含む領域に第３の
絶縁膜（２５）を形成する工程とを施すようにしたもの
である。
半導体基板（１１）上に導電膜（１７）及び第１の絶縁
膜（１９）を形成する工程と、選択的エッチングにより
第１の絶縁膜（１９）の所定の部位を除去した後、前記
導電膜（１７）を底部に一部残した状態で途中までエッ
チング除去し、第１の溝を形成する工程と、前記第１の
溝の側壁部に第２の絶縁膜（２３）を形成する工程と、
前記第１の絶縁膜（１９）及び第２の絶縁膜（２３）を
マスクに前記導電膜（１７）を半導体基板（１１）が露
出するまでエッチング除去し、前記第１の溝の開口幅よ
り小さい幅の第２の溝を形成する工程と、前記第２の溝
の側壁と前記第２の絶縁膜（２３）を含む領域に第３の
絶縁膜（２５）を形成する工程とを施すようにしたもの
である。
【００１２】（Ｃ）半導体基板（４１）上に導電膜（４
７，４９）を有し、この導電膜（４７，４９）の一部に
前記半導体基板（４１）が露出する溝を有し、この溝で
分離された前記導電膜（４７，４９）下の半導体基板
（４１）中に拡散層（６３）を有し、前記導電膜（４
７，４９）を拡散層（６３）の引き出し電極として用
い、前記溝中の半導体基板（４１）表面にゲート酸化膜
（５９）を有し、前記溝中のゲート酸化膜（５９）上に
ゲート電極（６１）が形成され、このゲート電極（６
１）と前記導電膜（４７，４９）との間に絶縁膜を有す
るＭＯＳＦＥＴにおいて、前記導電膜（４７，４９）が
エピタキシャルＳｉＧｅ膜（４７）上にポリシリコン膜
（４９）が形成される複合膜である。
７，４９）を有し、この導電膜（４７，４９）の一部に
前記半導体基板（４１）が露出する溝を有し、この溝で
分離された前記導電膜（４７，４９）下の半導体基板
（４１）中に拡散層（６３）を有し、前記導電膜（４
７，４９）を拡散層（６３）の引き出し電極として用
い、前記溝中の半導体基板（４１）表面にゲート酸化膜
（５９）を有し、前記溝中のゲート酸化膜（５９）上に
ゲート電極（６１）が形成され、このゲート電極（６
１）と前記導電膜（４７，４９）との間に絶縁膜を有す
るＭＯＳＦＥＴにおいて、前記導電膜（４７，４９）が
エピタキシャルＳｉＧｅ膜（４７）上にポリシリコン膜
（４９）が形成される複合膜である。
【００１３】（Ｄ）上記（３）記載のＭＯＳＦＥＴにお
いて、前記溝の形状が、エピタキシャルＳｉＧｅ層（４
７）部分で狭く、かつポリシリコン膜（４９）部分で広
く設定されるようにしたものである。 （Ｅ）ＭＯＳＦＥＴの製造方法において、半導体基板
（４１）上のアクティブ領域にエピタキシャルＳｉＧｅ
膜（４７）とポリシリコン膜（４９）及び第１の絶縁膜
（５１）を順次形成する工程と、選択的エッチングによ
り第１の絶縁膜（５１）及びポリシリコン膜（４９）の
所定の部位を除去し、第１の溝（５３）を形成した後、
前記第１の絶縁膜（５１）及びポリシリコン膜（４９）
の側壁部に第２の絶縁膜（５３）を形成する工程と、前
記第１の絶縁膜（５１）及び前記第２の絶縁膜（５５）
をマスクに前記エピタキシャルＳｉＧｅ膜（４７）を半
導体基板（４１）が露出するまでエッチング除去し、前
記第１の溝（５３）の開口幅より小さい幅の第２の溝を
形成する工程と、前記第２の溝の側壁と前記第２の絶縁
膜（５３）を含む領域に第３の絶縁膜（５７）を形成す
る工程とを施すようにしたものである。
いて、前記溝の形状が、エピタキシャルＳｉＧｅ層（４
７）部分で狭く、かつポリシリコン膜（４９）部分で広
く設定されるようにしたものである。 （Ｅ）ＭＯＳＦＥＴの製造方法において、半導体基板
（４１）上のアクティブ領域にエピタキシャルＳｉＧｅ
膜（４７）とポリシリコン膜（４９）及び第１の絶縁膜
（５１）を順次形成する工程と、選択的エッチングによ
り第１の絶縁膜（５１）及びポリシリコン膜（４９）の
所定の部位を除去し、第１の溝（５３）を形成した後、
前記第１の絶縁膜（５１）及びポリシリコン膜（４９）
の側壁部に第２の絶縁膜（５３）を形成する工程と、前
記第１の絶縁膜（５１）及び前記第２の絶縁膜（５５）
をマスクに前記エピタキシャルＳｉＧｅ膜（４７）を半
導体基板（４１）が露出するまでエッチング除去し、前
記第１の溝（５３）の開口幅より小さい幅の第２の溝を
形成する工程と、前記第２の溝の側壁と前記第２の絶縁
膜（５３）を含む領域に第３の絶縁膜（５７）を形成す
る工程とを施すようにしたものである。
【００１４】
（Ａ）図１〜図３に示すように、ポリシリコン膜（１
７）に形成される溝の段差部分の高さｔと第１のサイド
ウォールの幅ｄ１、さらに第２のサイドウォールの幅ｄ
２とを、プロセスを制御することによって独立にコント
ロールすることができる。
７）に形成される溝の段差部分の高さｔと第１のサイド
ウォールの幅ｄ１、さらに第２のサイドウォールの幅ｄ
２とを、プロセスを制御することによって独立にコント
ロールすることができる。
【００１５】そのため、ポリシリコン膜（１７）に形成
される溝の段差部分の高さｔを十分小さく、第１のサイ
ドウォールの幅ｄ１を十分に大きく取ることによって、
ゲート電極（２９）とソース及びドレイン電極となるポ
リシリコン膜（１７）のオーバーラップ容量を十分低減
でき、かつ第２のサイドウォール（２５）の幅ｄ２を十
分に小さくすることにより、チャネルのサイドウォール
下の途切れがなく寄生抵抗の発生を防ぐことができる。
される溝の段差部分の高さｔを十分小さく、第１のサイ
ドウォールの幅ｄ１を十分に大きく取ることによって、
ゲート電極（２９）とソース及びドレイン電極となるポ
リシリコン膜（１７）のオーバーラップ容量を十分低減
でき、かつ第２のサイドウォール（２５）の幅ｄ２を十
分に小さくすることにより、チャネルのサイドウォール
下の途切れがなく寄生抵抗の発生を防ぐことができる。
【００１６】（Ｂ）図５及び図６に示すように、エピタ
キシャルＳｉＧｅ層（４７）の膜厚は、その成長時間で
高精度にコントロール可能であるため十分な薄膜化が可
能であり、また第１のサイドウォール（５５）の幅ｄ１
を十分厚く形成することで、ゲート電極とソース及びド
レイン拡散層の引き出し電極となるポリシリコン膜（４
９）とオーバーラップ容量を十分に低減することが可能
である。更に、第２のサイドウォール（５７）の幅ｄ２
を十分に小さくすることで、第２のサイドウォール（５
７）の下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
キシャルＳｉＧｅ層（４７）の膜厚は、その成長時間で
高精度にコントロール可能であるため十分な薄膜化が可
能であり、また第１のサイドウォール（５５）の幅ｄ１
を十分厚く形成することで、ゲート電極とソース及びド
レイン拡散層の引き出し電極となるポリシリコン膜（４
９）とオーバーラップ容量を十分に低減することが可能
である。更に、第２のサイドウォール（５７）の幅ｄ２
を十分に小さくすることで、第２のサイドウォール（５
７）の下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
【００１７】
【実施例】以下、本発明の実施例について図を参照しな
がら説明する。図１は本発明の第１実施例を示すＭＯＳ
ＦＥＴの断面図である。ただし、この図では、ＭＯＳＦ
ＥＴの主要部のみ示し、ソースやドレインの引き出し電
極等は省略している。
がら説明する。図１は本発明の第１実施例を示すＭＯＳ
ＦＥＴの断面図である。ただし、この図では、ＭＯＳＦ
ＥＴの主要部のみ示し、ソースやドレインの引き出し電
極等は省略している。
【００１８】このＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ
の構造と同様に、例えばｐ型シリコン基板１１上にフィ
ールド酸化膜１３が形成され、このフィールド酸化膜１
３に囲まれたトランジスタのアクティブ領域１５上及び
フィールド酸化膜１３上に、砒素がドープされたポリシ
リコン膜１７が形成され、更に、そのポリシリコン膜１
７上には酸化膜１９が形成されている。更に、このアク
ティブ領域１５上のポリシリコン膜１７及び酸化膜１９
のゲート電極形成領域には溝２１が形成されている。
の構造と同様に、例えばｐ型シリコン基板１１上にフィ
ールド酸化膜１３が形成され、このフィールド酸化膜１
３に囲まれたトランジスタのアクティブ領域１５上及び
フィールド酸化膜１３上に、砒素がドープされたポリシ
リコン膜１７が形成され、更に、そのポリシリコン膜１
７上には酸化膜１９が形成されている。更に、このアク
ティブ領域１５上のポリシリコン膜１７及び酸化膜１９
のゲート電極形成領域には溝２１が形成されている。
【００１９】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝２１の側壁部には高さｔの段差を設け、溝底
部の幅と上部の幅を異なる寸法に形成し、まずこの段差
の上部の凹を埋める形で、例えば酸化膜から成る幅ｄ１
の第１のサイドウォール２３を形成し、更に、溝２１の
側壁下部のサイドウォール２３で覆われていない箇所
と、第１のサイドウォール２３とを覆うように、例えば
酸化膜から成る幅ｄ２の第２のサイドウォール２５を形
成している。
は、この溝２１の側壁部には高さｔの段差を設け、溝底
部の幅と上部の幅を異なる寸法に形成し、まずこの段差
の上部の凹を埋める形で、例えば酸化膜から成る幅ｄ１
の第１のサイドウォール２３を形成し、更に、溝２１の
側壁下部のサイドウォール２３で覆われていない箇所
と、第１のサイドウォール２３とを覆うように、例えば
酸化膜から成る幅ｄ２の第２のサイドウォール２５を形
成している。
【００２０】ゲート酸化膜２７は、従来のＭＯＳＦＥＴ
同様に溝２１の底部に形成し、第２のサイドウォール２
５及びゲート酸化膜２７に囲まれた領域には、ゲート電
極２９が埋め込まれている。更に、トランジスタのアク
ティブ領域１５の基板中には、ソース及びドレイン領域
となる拡散層３１が形成されている。次に、本発明の実
施例を示すＭＯＳＦＥＴの製造方法を以下に説明する。
なお、以下に示す膜厚や寸法並びに膜形成方法は一例に
過ぎず、実際のデバイスでは適宜変更されるものとす
る。
同様に溝２１の底部に形成し、第２のサイドウォール２
５及びゲート酸化膜２７に囲まれた領域には、ゲート電
極２９が埋め込まれている。更に、トランジスタのアク
ティブ領域１５の基板中には、ソース及びドレイン領域
となる拡散層３１が形成されている。次に、本発明の実
施例を示すＭＯＳＦＥＴの製造方法を以下に説明する。
なお、以下に示す膜厚や寸法並びに膜形成方法は一例に
過ぎず、実際のデバイスでは適宜変更されるものとす
る。
【００２１】図２は本発明の第１実施例を示すＭＯＳＦ
ＥＴの製造工程断面図（その１）、図３はそのＭＯＳＦ
ＥＴの製造工程断面図（その２）である。 （１）まず、図２（ａ）に示すように、例えば、周知の
ＬＯＣＯＳ法を利用して、ｐ型シリコン基板１１上に素
子分離のためのフィールド酸化膜１３を６００ｎｍ程度
形成後、例えばＣＶＤ法を利用して、砒素がドープされ
たポリシリコン膜１７を３００ｎｍ程度堆積させた後、
同様の方法で、酸化膜１９を２００ｎｍ程度堆積させ
る。その後、周知のホトリソ及びエッチングによって、
酸化膜１９及びポリシリコン膜１７とを形成する。
ＥＴの製造工程断面図（その１）、図３はそのＭＯＳＦ
ＥＴの製造工程断面図（その２）である。 （１）まず、図２（ａ）に示すように、例えば、周知の
ＬＯＣＯＳ法を利用して、ｐ型シリコン基板１１上に素
子分離のためのフィールド酸化膜１３を６００ｎｍ程度
形成後、例えばＣＶＤ法を利用して、砒素がドープされ
たポリシリコン膜１７を３００ｎｍ程度堆積させた後、
同様の方法で、酸化膜１９を２００ｎｍ程度堆積させ
る。その後、周知のホトリソ及びエッチングによって、
酸化膜１９及びポリシリコン膜１７とを形成する。
【００２２】（２）次に、図２（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法によって、ゲート
電極を埋め込むための溝２１の段差上部をエッチング除
去する。ここでのエッチングは、ホトリソグラフィーに
よって形成されたレジストパターンをマスクに、まず、
酸化膜１９を除去した後に、ポリシリコン膜１７を所定
の膜厚ｔ（ここでは、１００ｎｍ程度とする）までエッ
チング除去する。この膜厚ｔの制御としては、エッチン
グ時間をコントロールすることで容易に実現可能であ
る。
知のホトリソ及び異方性エッチング法によって、ゲート
電極を埋め込むための溝２１の段差上部をエッチング除
去する。ここでのエッチングは、ホトリソグラフィーに
よって形成されたレジストパターンをマスクに、まず、
酸化膜１９を除去した後に、ポリシリコン膜１７を所定
の膜厚ｔ（ここでは、１００ｎｍ程度とする）までエッ
チング除去する。この膜厚ｔの制御としては、エッチン
グ時間をコントロールすることで容易に実現可能であ
る。
【００２３】（３）次いで、図２（ｃ）に示すように、
例えばＣＶＤ法によって、酸化膜を５００ｎｍ程度全面
に堆積させた後、異方性エッチングによってその酸化膜
をエッチング除去することで、セルフアラインで幅ｄ１
が５００ｎｍ程度の第１のサイドウォール２３を形成す
る。 （４）更に、図３（ａ）に示すように、第１のサイドウ
ォール２３と酸化膜１９とをマスクにセルフアライン
で、ポリシリコン膜１７をｐ型シリコン基板１１表面が
露出するまで異方性エッチング除去後、第１のサイドウ
ォール２３と同様の形成方法で第２のサイドウォール２
５を形成する。ここで、第２のサイドウォール２５の幅
ｄ２は形成時に堆積させる酸化膜厚によって制御でき、
ここでは５０ｎｍ程度形成するものとする。
例えばＣＶＤ法によって、酸化膜を５００ｎｍ程度全面
に堆積させた後、異方性エッチングによってその酸化膜
をエッチング除去することで、セルフアラインで幅ｄ１
が５００ｎｍ程度の第１のサイドウォール２３を形成す
る。 （４）更に、図３（ａ）に示すように、第１のサイドウ
ォール２３と酸化膜１９とをマスクにセルフアライン
で、ポリシリコン膜１７をｐ型シリコン基板１１表面が
露出するまで異方性エッチング除去後、第１のサイドウ
ォール２３と同様の形成方法で第２のサイドウォール２
５を形成する。ここで、第２のサイドウォール２５の幅
ｄ２は形成時に堆積させる酸化膜厚によって制御でき、
ここでは５０ｎｍ程度形成するものとする。
【００２４】（５）次に、図３（ｂ）に示すように、例
えば、ＲＴＡ法等の熱処理によって１０ｎｍ程度のゲー
ト酸化膜２７を形成し、更に、熱処理によってポリシリ
コン膜１７中の砒素を、シリコン基板側に固相拡散させ
ることによって拡散層３１を形成する。その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングにより、ゲート電極２９を形成する。
えば、ＲＴＡ法等の熱処理によって１０ｎｍ程度のゲー
ト酸化膜２７を形成し、更に、熱処理によってポリシリ
コン膜１７中の砒素を、シリコン基板側に固相拡散させ
ることによって拡散層３１を形成する。その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングにより、ゲート電極２９を形成する。
【００２５】上記したように構成したので、ポリシリコ
ン膜１７に形成される溝２１の段差部分の高さｔと第１
のサイドウォール２３の幅ｄ１さらに第２のサイドウォ
ール２５の幅ｄ２とを、プロセスを制御することによっ
て独立にコントロールすることができる。そのため、溝
２１の段差部分の高さｔを十分小さく、第１のサイドウ
ォール２３の幅ｄ１を十分に大きく取ることによって、
ゲート電極２９とソース及びドレイン電極となるポリシ
リコン膜１７のオーバーラップ容量を十分低減でき、か
つ第２のサイドウォール２５の幅ｄ２を十分に小さくす
ることにより、チャネルのサイドウォール下の途切れが
なく寄生抵抗の発生を防ぐことができる。
ン膜１７に形成される溝２１の段差部分の高さｔと第１
のサイドウォール２３の幅ｄ１さらに第２のサイドウォ
ール２５の幅ｄ２とを、プロセスを制御することによっ
て独立にコントロールすることができる。そのため、溝
２１の段差部分の高さｔを十分小さく、第１のサイドウ
ォール２３の幅ｄ１を十分に大きく取ることによって、
ゲート電極２９とソース及びドレイン電極となるポリシ
リコン膜１７のオーバーラップ容量を十分低減でき、か
つ第２のサイドウォール２５の幅ｄ２を十分に小さくす
ることにより、チャネルのサイドウォール下の途切れが
なく寄生抵抗の発生を防ぐことができる。
【００２６】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すＭＯＳＦＥＴの断
面図である。この図においても、ＭＯＳＦＥＴの主要部
のみ示し、ソースやドレインの引き出し電極等は省略し
ている。以下、図５を用いて本発明によるＭＯＳＦＥＴ
の構造について説明する。
る。図５は本発明の第２実施例を示すＭＯＳＦＥＴの断
面図である。この図においても、ＭＯＳＦＥＴの主要部
のみ示し、ソースやドレインの引き出し電極等は省略し
ている。以下、図５を用いて本発明によるＭＯＳＦＥＴ
の構造について説明する。
【００２７】このＭＯＳＦＥＴは、従来の構造と同様
に、例えばｐ型シリコン基板４１上にフィールド酸化膜
４３が形成され、このフィールド酸化膜４３に囲まれた
トランジスタのアクティブ領域４５上に、砒素がドープ
されたエピタキシャルＳｉＧｅ層４７が形成され、更
に、そのエピタキシャルＳｉＧｅ層４７及びフィールド
酸化膜４３上には、ポリシリコン膜４９と酸化膜５１が
それぞれ積層に形成されている。更に、このアクティブ
領域４５上のエピタキシャルＳｉＧｅ層４７とポリシリ
コン膜４９及び酸化膜５１のゲート電極形成領域には溝
５３が形成されている。
に、例えばｐ型シリコン基板４１上にフィールド酸化膜
４３が形成され、このフィールド酸化膜４３に囲まれた
トランジスタのアクティブ領域４５上に、砒素がドープ
されたエピタキシャルＳｉＧｅ層４７が形成され、更
に、そのエピタキシャルＳｉＧｅ層４７及びフィールド
酸化膜４３上には、ポリシリコン膜４９と酸化膜５１が
それぞれ積層に形成されている。更に、このアクティブ
領域４５上のエピタキシャルＳｉＧｅ層４７とポリシリ
コン膜４９及び酸化膜５１のゲート電極形成領域には溝
５３が形成されている。
【００２８】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝５３の幅がエピタキシャルＳｉＧｅ層４７の
部分では狭く、またポリシリコン膜４９と酸化膜５１の
部分では広く形成するようにしている。そして、まずエ
ピタキシャルＳｉＧｅ層４７を底部としたポリシリコン
膜４９と酸化膜５１による溝５３の側壁部に、例えば酸
化膜から成る幅ｄ１の第１のサイドウォール５５を形成
し、さらにエピタキシャルＳｉＧｅ層４７の側壁と第１
のサイドウォール５５とを覆うように、例えば酸化膜か
ら成る幅ｄ２の第２のサイドウォール５７とを形成して
いる点である。
は、この溝５３の幅がエピタキシャルＳｉＧｅ層４７の
部分では狭く、またポリシリコン膜４９と酸化膜５１の
部分では広く形成するようにしている。そして、まずエ
ピタキシャルＳｉＧｅ層４７を底部としたポリシリコン
膜４９と酸化膜５１による溝５３の側壁部に、例えば酸
化膜から成る幅ｄ１の第１のサイドウォール５５を形成
し、さらにエピタキシャルＳｉＧｅ層４７の側壁と第１
のサイドウォール５５とを覆うように、例えば酸化膜か
ら成る幅ｄ２の第２のサイドウォール５７とを形成して
いる点である。
【００２９】ゲート酸化膜５９は、従来のＭＯＳＦＥＴ
同様に溝５３の底部に形成し、第２のサイドウォール５
７及びゲート酸化膜５９に囲まれた領域には、ゲート電
極６１が埋め込まれている。更に、トランジスタのアク
ティブ領域４５の基板中には、ソース及びドレイン領域
となる拡散層６３が形成されている。次に、本発明の第
２実施例を示すＭＯＳＦＥＴの製造方法を説明する。
同様に溝５３の底部に形成し、第２のサイドウォール５
７及びゲート酸化膜５９に囲まれた領域には、ゲート電
極６１が埋め込まれている。更に、トランジスタのアク
ティブ領域４５の基板中には、ソース及びドレイン領域
となる拡散層６３が形成されている。次に、本発明の第
２実施例を示すＭＯＳＦＥＴの製造方法を説明する。
【００３０】図６は本発明の第２実施例を示すＭＯＳＦ
ＥＴの製造工程断面図である。なお、以下に示す、膜厚
や寸法並びに膜形成方法は一例にすぎず、実際のデバイ
スでは適宜変更されるものとする。 （１）まず、図６（ａ）に示すように、例えば周知のＬ
ＯＣＯＳ法を利用してｐ型シリコン基板上４１に素子分
離のためのフィールド酸化膜４３を６００ｎｍ程度形成
後、アクティブ領域中に選択的なエピタキシャル成長法
を用いて、砒素がドープされたエピタキシャルＳｉＧｅ
層４７を５０ｎｍ程度成長する。続いて、例えば、ＣＶ
Ｄ法を利用してポリシリコン膜４９を３００ｎｍ程度堆
積させ、同様の方法で酸化膜５１を２００ｎｍ程度堆積
させ、その後、周知のホトリソ及びエッチングによっ
て、酸化膜５１及びポリシリコン膜４９とを形成する。
ＥＴの製造工程断面図である。なお、以下に示す、膜厚
や寸法並びに膜形成方法は一例にすぎず、実際のデバイ
スでは適宜変更されるものとする。 （１）まず、図６（ａ）に示すように、例えば周知のＬ
ＯＣＯＳ法を利用してｐ型シリコン基板上４１に素子分
離のためのフィールド酸化膜４３を６００ｎｍ程度形成
後、アクティブ領域中に選択的なエピタキシャル成長法
を用いて、砒素がドープされたエピタキシャルＳｉＧｅ
層４７を５０ｎｍ程度成長する。続いて、例えば、ＣＶ
Ｄ法を利用してポリシリコン膜４９を３００ｎｍ程度堆
積させ、同様の方法で酸化膜５１を２００ｎｍ程度堆積
させ、その後、周知のホトリソ及びエッチングによっ
て、酸化膜５１及びポリシリコン膜４９とを形成する。
【００３１】（２）次に、図６（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法により、ゲート電
極を埋め込むための溝５３の段差上部をエッチング除去
する。ここでのエッチングは、ホトリソグラフィーによ
って形成されたレジストパターンをマスクに、まず、酸
化膜５１を除去した後、ポリシリコン膜４９をエピタキ
シャルＳｉＧｅ層４７が露出するまでエッチング除去す
る。そして、例えば、ＣＶＤ法によって酸化膜を５００
ｎｍ程度全面に堆積させた後、異方性エッチングによっ
て、その酸化膜をエッチング除去することで、セルフア
ラインで幅ｄ１が５００ｎｍ程度の第１のサイドウォー
ル５５を形成する。
知のホトリソ及び異方性エッチング法により、ゲート電
極を埋め込むための溝５３の段差上部をエッチング除去
する。ここでのエッチングは、ホトリソグラフィーによ
って形成されたレジストパターンをマスクに、まず、酸
化膜５１を除去した後、ポリシリコン膜４９をエピタキ
シャルＳｉＧｅ層４７が露出するまでエッチング除去す
る。そして、例えば、ＣＶＤ法によって酸化膜を５００
ｎｍ程度全面に堆積させた後、異方性エッチングによっ
て、その酸化膜をエッチング除去することで、セルフア
ラインで幅ｄ１が５００ｎｍ程度の第１のサイドウォー
ル５５を形成する。
【００３２】（３）次に、図６（ｃ）に示すように、第
１のサイドウォール５５と酸化膜５１とをマスクにセル
フアラインで、エピタキシャルＳｉＧｅ層４７をシリコ
ン基板表面が露出するまでエッチング除去後、第１のサ
イドウォール５５と同様の形成方法で第２のサイドウォ
ール５７を形成する。ここで第２のサイドウォール５７
の幅ｄ２は形成時に堆積させる酸化膜厚によって制御で
き、ここでは５０ｎｍ程度形成するものとする。そし
て、例えばＲＴＡ法等の熱処理によって、１０ｎｍ程度
のゲート酸化膜５９を形成し、さらに熱処理によってエ
ピタキシャルＳｉＧｅ層４７中の砒素を、シリコン基板
側に固相拡散させることによって拡散層６３を形成す
る。 （４）次に、図６（ｄ）に示すように、その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングによりゲート電極６１を形成する。
１のサイドウォール５５と酸化膜５１とをマスクにセル
フアラインで、エピタキシャルＳｉＧｅ層４７をシリコ
ン基板表面が露出するまでエッチング除去後、第１のサ
イドウォール５５と同様の形成方法で第２のサイドウォ
ール５７を形成する。ここで第２のサイドウォール５７
の幅ｄ２は形成時に堆積させる酸化膜厚によって制御で
き、ここでは５０ｎｍ程度形成するものとする。そし
て、例えばＲＴＡ法等の熱処理によって、１０ｎｍ程度
のゲート酸化膜５９を形成し、さらに熱処理によってエ
ピタキシャルＳｉＧｅ層４７中の砒素を、シリコン基板
側に固相拡散させることによって拡散層６３を形成す
る。 （４）次に、図６（ｄ）に示すように、その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングによりゲート電極６１を形成する。
【００３３】上記したように構成したので、エピタキシ
ャルＳｉＧｅ層４７の膜厚は、その成長時間て高精度に
コントロール可能であるため十分な薄膜化が可能であ
り、また第１のサイドウォール５５の幅ｄ１を十分厚く
形成することで、ゲート電極６１とソース及びドレイン
拡散層の引き出し電極となるポリシリコン膜４９とオー
バーラップ容量を十分に低減することが可能である。
ャルＳｉＧｅ層４７の膜厚は、その成長時間て高精度に
コントロール可能であるため十分な薄膜化が可能であ
り、また第１のサイドウォール５５の幅ｄ１を十分厚く
形成することで、ゲート電極６１とソース及びドレイン
拡散層の引き出し電極となるポリシリコン膜４９とオー
バーラップ容量を十分に低減することが可能である。
【００３４】更に、第２のサイドウォール５７の幅ｄ２
を十分に小さくすることで、第２のサイドウォール５７
の下部まで拡散層を回り込ませることが可能になるた
め、寄生抵抗の発生を防ぐことが可能になる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づいて種々の変形が可能であり、これらを本発
明の範囲から排除するものではない。
を十分に小さくすることで、第２のサイドウォール５７
の下部まで拡散層を回り込ませることが可能になるた
め、寄生抵抗の発生を防ぐことが可能になる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づいて種々の変形が可能であり、これらを本発
明の範囲から排除するものではない。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）請求項１及び２記載の発明によれば、上記のよう
に構成したので、ポリシリコン膜に形成される溝の段差
部分の高さと第１のサイドウォールの幅、さらに第２の
サイドウォールの幅とを、プロセスを制御することによ
って独立にコントロールすることができる。
よれば、以下のような効果を奏することができる。 （Ａ）請求項１及び２記載の発明によれば、上記のよう
に構成したので、ポリシリコン膜に形成される溝の段差
部分の高さと第１のサイドウォールの幅、さらに第２の
サイドウォールの幅とを、プロセスを制御することによ
って独立にコントロールすることができる。
【００３６】そのため、ポリシリコン膜に形成される溝
の段差部分の高さを十分小さく、第１のサイドウォール
の幅を十分に大きく取ることによって、ゲート電極とソ
ース及びドレイン電極となるポリシリコン膜のオーバー
ラップ容量を十分低減でき、かつ第２のサイドウォール
の幅を十分に小さくすることにより、チャネルのサイド
ウォール下の途切れがなく寄生抵抗の発生を防ぐことが
できる。
の段差部分の高さを十分小さく、第１のサイドウォール
の幅を十分に大きく取ることによって、ゲート電極とソ
ース及びドレイン電極となるポリシリコン膜のオーバー
ラップ容量を十分低減でき、かつ第２のサイドウォール
の幅を十分に小さくすることにより、チャネルのサイド
ウォール下の途切れがなく寄生抵抗の発生を防ぐことが
できる。
【００３７】そのため、本発明によれば、微細なゲート
長を有する高速で駆動能力の高い優れたＭＯＳＦＥＴを
提供することが可能となる。 （Ｂ）請求項３及び４記載の発明によれば、エピタキシ
ャルＳｉＧｅ層の膜厚は、その成長時間で高精度にコン
トロール可能であるため十分な薄膜化が可能であり、ま
た第１のサイドウォールの幅を十分厚く形成すること
で、ゲート電極とソース及びドレイン拡散層の引き出し
電極となるポリシリコン膜とオーバーラップ容量を十分
に低減することが可能である。更に、第２のサイドウォ
ールの幅を十分に小さくすることで、第２のサイドウォ
ールの下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
長を有する高速で駆動能力の高い優れたＭＯＳＦＥＴを
提供することが可能となる。 （Ｂ）請求項３及び４記載の発明によれば、エピタキシ
ャルＳｉＧｅ層の膜厚は、その成長時間で高精度にコン
トロール可能であるため十分な薄膜化が可能であり、ま
た第１のサイドウォールの幅を十分厚く形成すること
で、ゲート電極とソース及びドレイン拡散層の引き出し
電極となるポリシリコン膜とオーバーラップ容量を十分
に低減することが可能である。更に、第２のサイドウォ
ールの幅を十分に小さくすることで、第２のサイドウォ
ールの下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図２】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その１）である。
工程断面図（その１）である。
【図３】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その２）である。
工程断面図（その２）である。
【図４】従来のＭＯＳＦＥＴの断面図である。
【図５】本発明の第２実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図６】本発明の第２実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
工程断面図である。
１１，４１ ｐ型シリコン基板 １３，４３ フィールド酸化膜 １５，４５ アクティブ領域 １７，４９ ポリシリコン膜 １９，５１ 酸化膜 ２１，５３ 溝 ２３，５５ 第１のサイドウォール ２５，５７ 第２のサイドウォール ２７，５９ ゲート酸化膜 ２９，６１ ゲート電極 ３１，６３ 拡散層 ４７ エピタキシャルＳｉＧｅ層
Claims (5)
- 【請求項１】 半導体基板上に導電膜を有し、該導電膜
の一部に前記半導体基板が露出する溝を有し、該溝で分
離された前記導電膜下の半導体基板中に拡散層を有し、
前記導電膜を拡散層の引き出し電極として用い、前記溝
中の半導体基板表面にゲート酸化膜を有し、前記溝中の
ゲート酸化膜上にゲート電極が形成され、該ゲート電極
と前記導電膜との間に絶縁膜を有するＭＯＳＦＥＴにお
いて、 前記溝の形状が、底部が狭く、上部が広い段差形状に設
定されることを特徴とするＭＯＳＦＥＴ。 - 【請求項２】（ａ）半導体基板上に導電膜及び第１の絶
縁膜を形成する工程と、（ｂ）選択的エッチングにより
前記第１の絶縁膜の所定の部位を除去した後、前記導電
膜を底部に一部残した状態で途中までエッチング除去
し、第１の溝を形成する工程と、（ｃ）前記第１の溝の
側壁部に第２の絶縁膜を形成する工程と、（ｄ）前記第
１の絶縁膜及び第２の絶縁膜をマスクに前記導電膜を半
導体基板が露出するまでエッチング除去し、前記第１の
溝の開口幅より小さい幅の第２の溝を形成する工程と、
（ｅ）前記第２の溝の側壁と前記第２の絶縁膜を含む領
域に第３の絶縁膜を形成する工程とを含むことを特徴と
するＭＯＳＦＥＴの製造方法。 - 【請求項３】 半導体基板上に導電膜を有し、該導電膜
の一部に前記半導体基板が露出する溝を有し、該溝で分
離された前記導電膜下の半導体基板中に拡散層を有し、
前記導電膜を拡散層の引き出し電極として用い、前記溝
中の半導体基板表面にゲート酸化膜を有し、前記溝中の
ゲート酸化膜上にゲート電極が形成され、該ゲート電極
と前記導電膜との間に絶縁膜を有するＭＯＳＦＥＴにお
いて、前記導電膜がエピタキシャルＳｉＧｅ膜上にポリ
シリコン膜が形成される複合膜であることを特徴とする
ＭＯＳＦＥＴ。 - 【請求項４】 請求項３記載のＭＯＳＦＥＴにおいて、
前記溝の形状が、エピタキシャルＳｉＧｅ層部分で狭
く、かつポリシリコン膜部分で広く設定されていること
を特徴とするＭＯＳＦＥＴ。 - 【請求項５】（ａ）半導体基板上のアクティブ領域にエ
ピタキシャルＳｉＧｅ膜とポリシリコン膜及び第１の絶
縁膜を順次形成する工程と、（ｂ）選択的エッチングに
より、前記第１の絶縁膜及びポリシリコン膜の所定の部
位を除去し、第１の溝を形成した後、前記第１の絶縁膜
及びポリシリコン膜の側壁部に第２の絶縁膜を形成する
工程と、（ｃ）前記第１の絶縁膜及び前記第２の絶縁膜
をマスクに前記エピタキシャルＳｉＧｅ膜を半導体基板
が露出するまでエッチング除去し、前記第１の溝の開口
幅より小さい幅の第２の溝を形成する工程と、（ｄ）前
記第２の溝の側壁と前記第２の絶縁膜を含む領域に第３
の絶縁膜を形成する工程とを含むことを特徴とするＭＯ
ＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14283295A JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14283295A JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335696A true JPH08335696A (ja) | 1996-12-17 |
| JP3204872B2 JP3204872B2 (ja) | 2001-09-04 |
Family
ID=15324661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14283295A Expired - Fee Related JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204872B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
| JP2019041117A (ja) * | 2009-12-04 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1995
- 1995-06-09 JP JP14283295A patent/JP3204872B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019041117A (ja) * | 2009-12-04 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2021106294A (ja) * | 2009-12-04 | 2021-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3204872B2 (ja) | 2001-09-04 |
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