JPH0583196B2 - - Google Patents
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- JPH0583196B2 JPH0583196B2 JP62151837A JP15183787A JPH0583196B2 JP H0583196 B2 JPH0583196 B2 JP H0583196B2 JP 62151837 A JP62151837 A JP 62151837A JP 15183787 A JP15183787 A JP 15183787A JP H0583196 B2 JPH0583196 B2 JP H0583196B2
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- JP
- Japan
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- groove
- conductivity type
- forming
- semiconductor substrate
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/026—Manufacture or treatment of FETs having insulated gates [IGFET] having laterally-coplanar source and drain regions, a gate at the sides of the bulk channel, and both horizontal and vertical current flow
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、溝を用いて形成する絶縁ゲート電解
効果トランジスタおよびその製造方法に関するも
のである。
効果トランジスタおよびその製造方法に関するも
のである。
絶縁ゲート電解効果トランジスタは、シリコン
集積回路に広く用いられている重要なデバイスで
ある。最近、集積回路の高集積化、高速化に伴
い、素子寸法の微細化が進み絶縁ゲート電解効果
トランジスタのゲート寸法もサブミクロン領域に
入つてきている。しかしながらゲート寸法の縮小
によりシヨートチヤンネル効果が著しく現われ、
これが高集積化の際の大きな問題点となつてい
る。
集積回路に広く用いられている重要なデバイスで
ある。最近、集積回路の高集積化、高速化に伴
い、素子寸法の微細化が進み絶縁ゲート電解効果
トランジスタのゲート寸法もサブミクロン領域に
入つてきている。しかしながらゲート寸法の縮小
によりシヨートチヤンネル効果が著しく現われ、
これが高集積化の際の大きな問題点となつてい
る。
従来、シヨートチヤンネル効果を軽減するため
にはソース・ドレイン領域を形成する不純物層の
深さを浅くすることが必要とされており、これを
達成するため様々な方法が試みられている。たと
えば、セミコンダクター・ワールド1986年、57〜
65ページにイオン注入による浅い接合形成と題し
て発表された論文においては、第３図に示したソ
ース・ドレインを形成する浅いn+拡散層５２を
形成するための手段として(1)二酸化ケイ素膜を通
してのイオン注入、(2)アモルフアス層を通しての
イオン注入、(3)低加速電圧イオン注入が示されて
いる。図中５１はシリコン基板、５３はゲート電
極、５４は二酸化ケイ素膜、５５はアルミニウム
配線、５６はゲート絶縁膜である。
にはソース・ドレイン領域を形成する不純物層の
深さを浅くすることが必要とされており、これを
達成するため様々な方法が試みられている。たと
えば、セミコンダクター・ワールド1986年、57〜
65ページにイオン注入による浅い接合形成と題し
て発表された論文においては、第３図に示したソ
ース・ドレインを形成する浅いn+拡散層５２を
形成するための手段として(1)二酸化ケイ素膜を通
してのイオン注入、(2)アモルフアス層を通しての
イオン注入、(3)低加速電圧イオン注入が示されて
いる。図中５１はシリコン基板、５３はゲート電
極、５４は二酸化ケイ素膜、５５はアルミニウム
配線、５６はゲート絶縁膜である。
しかしながら、これらの対策に対しては、二酸
化ケイ素間５４の膜厚によつて注入された不純物
分布にばらつきが生じる、信頼性が確保されてい
ない、チヤンネリングが顕著となるなどの問題点
がある。その他に浅い接合自体には、層抵抗が大
きい、熱処理温度、時間が大きく制約される、ア
ルミニウム配線５５によるアロイスパイク対策が
必要等の問題点もある。
化ケイ素間５４の膜厚によつて注入された不純物
分布にばらつきが生じる、信頼性が確保されてい
ない、チヤンネリングが顕著となるなどの問題点
がある。その他に浅い接合自体には、層抵抗が大
きい、熱処理温度、時間が大きく制約される、ア
ルミニウム配線５５によるアロイスパイク対策が
必要等の問題点もある。
本発明の目的はこのような従来の問題点を解消
し、高集積化に適した微細な電解効果トランジス
タおよびその製造方法を提供することにある。
し、高集積化に適した微細な電解効果トランジス
タおよびその製造方法を提供することにある。
本発明の絶縁ゲート電解効果トランジスタは、
第一導電型第一半導体基板上の厚い絶縁膜中に設
けた第一の溝の一部と該第一の溝と接しかつ該第
一導電型第一半導体基板に達する第二の溝とを埋
めた第一導電型第二半導体基板と、ゲート絶縁膜
を介して前記第一の溝内で前記第一導電型第二半
導体基板および前記第一の溝の側壁と底部に接し
たゲート電極と、少なくとも前記第一の溝側壁お
よび前記ゲート絶縁膜を介して前記ゲート電極お
よび前記第二の半導体基板と接するように形成さ
れた第二導電型不純物拡散層からなるドレイン領
域と、少なくとも前記第一の溝側壁および前記ゲ
ート絶縁膜を介して前記ゲート電極および前記第
二の半導体基板と接しかつ前記ドレイン領域とは
ゲート電極をはさむように形成された第二導電型
不純物拡散層からなるソース領域とを有すること
を特徴としており、 又本発明の絶縁ゲート電界効果トランジスタの
製造方法は、第一導電型半導体基板上に設けた厚
い絶縁膜中に第一の溝を形成する工程と、前記第
一絶縁膜に前記第一の溝に接しかつ前記第一導電
型半導体基板に達する第二の溝を形成する工程
と、前記第一、第二の溝内に第一導電型半導体を
形成する工程と、少なくとも前記第一の溝内の第
一導電型半導体の一部と前記第二の溝内の第一導
電型半導体の表面を覆う第二の絶縁膜を形成する
工程と、前記第二絶縁膜で覆われていない前記第
一導電型半導体の一部に第二導電型不純物拡散層
を形成する工程と、前記第二導電型不純物拡散層
を分離するように前記第一の溝内に設けた前記第
一導電型半導体に前記第一の溝底部に達する第三
の溝を形成する工程と、前記第三の溝内壁にゲー
ト絶縁膜を形成する工程と、少なくとも前記第三
の溝を埋めるようにゲート電極を形成する工程
と、ゲート電極により分離した前記第二導電型不
純物拡散層に各々コンタクト孔を形成する工程と
を含むことを特徴としている。
第一導電型第一半導体基板上の厚い絶縁膜中に設
けた第一の溝の一部と該第一の溝と接しかつ該第
一導電型第一半導体基板に達する第二の溝とを埋
めた第一導電型第二半導体基板と、ゲート絶縁膜
を介して前記第一の溝内で前記第一導電型第二半
導体基板および前記第一の溝の側壁と底部に接し
たゲート電極と、少なくとも前記第一の溝側壁お
よび前記ゲート絶縁膜を介して前記ゲート電極お
よび前記第二の半導体基板と接するように形成さ
れた第二導電型不純物拡散層からなるドレイン領
域と、少なくとも前記第一の溝側壁および前記ゲ
ート絶縁膜を介して前記ゲート電極および前記第
二の半導体基板と接しかつ前記ドレイン領域とは
ゲート電極をはさむように形成された第二導電型
不純物拡散層からなるソース領域とを有すること
を特徴としており、 又本発明の絶縁ゲート電界効果トランジスタの
製造方法は、第一導電型半導体基板上に設けた厚
い絶縁膜中に第一の溝を形成する工程と、前記第
一絶縁膜に前記第一の溝に接しかつ前記第一導電
型半導体基板に達する第二の溝を形成する工程
と、前記第一、第二の溝内に第一導電型半導体を
形成する工程と、少なくとも前記第一の溝内の第
一導電型半導体の一部と前記第二の溝内の第一導
電型半導体の表面を覆う第二の絶縁膜を形成する
工程と、前記第二絶縁膜で覆われていない前記第
一導電型半導体の一部に第二導電型不純物拡散層
を形成する工程と、前記第二導電型不純物拡散層
を分離するように前記第一の溝内に設けた前記第
一導電型半導体に前記第一の溝底部に達する第三
の溝を形成する工程と、前記第三の溝内壁にゲー
ト絶縁膜を形成する工程と、少なくとも前記第三
の溝を埋めるようにゲート電極を形成する工程
と、ゲート電極により分離した前記第二導電型不
純物拡散層に各々コンタクト孔を形成する工程と
を含むことを特徴としている。
以下、本発明の実施例について図面を用いて説
明する。第１図ａ〜ｃは本発明の一実施例の構造
の模式的断面図および平面図を示したものであ
り、第２図ａ〜ｋは本発明の一実施例の製造方法
を工程順に示した模式的断面図である。
明する。第１図ａ〜ｃは本発明の一実施例の構造
の模式的断面図および平面図を示したものであ
り、第２図ａ〜ｋは本発明の一実施例の製造方法
を工程順に示した模式的断面図である。
第１図ａ〜ｃにおいて、ゲート電極５は第一導
電型第二半導体基板に相当する半導体基板３の中
に、埋め込まれ、半導体基板３と、第二導電型不
純物拡散層からなるソース・ドレイン領域である
n+拡散層４，４′とはゲート絶縁膜６により絶縁
分離されている。さらにゲート電極５は、その底
部および側壁の一部で厚い絶縁膜に相当する二酸
化ケイ素膜２と接している。このためチヤンネル
領域は、埋め込めまれたゲート電極５の側壁に形
成される。なお半導体基板３は第一導電型第一半
導体基板に相当するシリコン基板１に電気的に接
続している。図中２，７，８，９は二酸化ケイ素
膜、１０はアルミニウム配線、１１，１１′はコ
ンタクトホールを示している。
電型第二半導体基板に相当する半導体基板３の中
に、埋め込まれ、半導体基板３と、第二導電型不
純物拡散層からなるソース・ドレイン領域である
n+拡散層４，４′とはゲート絶縁膜６により絶縁
分離されている。さらにゲート電極５は、その底
部および側壁の一部で厚い絶縁膜に相当する二酸
化ケイ素膜２と接している。このためチヤンネル
領域は、埋め込めまれたゲート電極５の側壁に形
成される。なお半導体基板３は第一導電型第一半
導体基板に相当するシリコン基板１に電気的に接
続している。図中２，７，８，９は二酸化ケイ素
膜、１０はアルミニウム配線、１１，１１′はコ
ンタクトホールを示している。
次に第２ａ〜ｋにより一実施例の製造方法を説
明する。なお第２図ａ〜ｉは第１図のＡ−A′線
断面に、ｊ，ｋは第１図のＢ−B′線断面に各々
対応している。
明する。なお第２図ａ〜ｉは第１図のＡ−A′線
断面に、ｊ，ｋは第１図のＢ−B′線断面に各々
対応している。
まず第２図ａに示すように、第一導電型第一半
導体基板に相当するｐ型シリコン単結晶基板２１
上に熱酸化法により厚い第一絶縁膜に相当する二
酸化ケイ素膜２２を形成し、次にCVD法により
多結晶シリコン２３を形成し、しかる後素子形成
領域以外をレジスト２４で被覆し、その後前記レ
ジスト２４をマスクとし反応性スパツタエツチン
グ法（以下RIE法と略す）を用いて前記多結晶シ
リコン２３、前記二酸化ケイ素膜２２を順次エツ
チング除去して第一の溝を形成する。前記二酸化
ケイ素膜２２のエツチング深さは、所望するトラ
ンジスタのゲート幅により決まる。
導体基板に相当するｐ型シリコン単結晶基板２１
上に熱酸化法により厚い第一絶縁膜に相当する二
酸化ケイ素膜２２を形成し、次にCVD法により
多結晶シリコン２３を形成し、しかる後素子形成
領域以外をレジスト２４で被覆し、その後前記レ
ジスト２４をマスクとし反応性スパツタエツチン
グ法（以下RIE法と略す）を用いて前記多結晶シ
リコン２３、前記二酸化ケイ素膜２２を順次エツ
チング除去して第一の溝を形成する。前記二酸化
ケイ素膜２２のエツチング深さは、所望するトラ
ンジスタのゲート幅により決まる。
次に、第２図ｂに示すように、前記レジスト２
４を除去した後、前記第一の溝の一側壁を含む第
一の溝の一部を除いてレジスト２５で被覆し、そ
の後前記レジスト２５、前記多結晶シリコン２３
をマスクとしてRIE法により前記二酸化ケイ素膜
２２をエツチング除去し前記シリコン基板２１に
達する第二の溝を形成する。
４を除去した後、前記第一の溝の一側壁を含む第
一の溝の一部を除いてレジスト２５で被覆し、そ
の後前記レジスト２５、前記多結晶シリコン２３
をマスクとしてRIE法により前記二酸化ケイ素膜
２２をエツチング除去し前記シリコン基板２１に
達する第二の溝を形成する。
次に、第２図ｃに示すように、前記レジスト２
５を除去した後、全面にレジストを塗布し、この
レジストをRIE法を用いてエツチバツクし、前記
第一、第二の溝内にのみレジスト２６を残し、次
にレジスト２６をマスクとしてRIE法を用いて前
記多結晶シリコン２３を除去する。
５を除去した後、全面にレジストを塗布し、この
レジストをRIE法を用いてエツチバツクし、前記
第一、第二の溝内にのみレジスト２６を残し、次
にレジスト２６をマスクとしてRIE法を用いて前
記多結晶シリコン２３を除去する。
次に、第２図ｄに示すように、前記レジスト２
６を除去した後、選択エピタキシヤル成長技術を
用いて第一導電型第二半導体基板に相当する厚い
エピタキシヤル膜２７を第二の溝底部より成長さ
せる。エピタキシヤル膜２７の膜厚は、第一、第
二の溝が完全に埋まりさらに前記二酸化ケイ素膜
２２表面上にせり出すまで十分厚く成長しなけれ
ばならない。
６を除去した後、選択エピタキシヤル成長技術を
用いて第一導電型第二半導体基板に相当する厚い
エピタキシヤル膜２７を第二の溝底部より成長さ
せる。エピタキシヤル膜２７の膜厚は、第一、第
二の溝が完全に埋まりさらに前記二酸化ケイ素膜
２２表面上にせり出すまで十分厚く成長しなけれ
ばならない。
次に、第２図ｅに示すように、前記エピタキシ
ヤル膜２７を選択研磨技術を用いて研磨し、前記
第一、第二溝内にのみエピタキシヤル膜２７′を
残し、その後エピタキシヤル膜２７′にｐ型不純
物を拡散し、次に全面にCVD法により第二絶縁
膜に相当する二酸化ケイ素膜２８を堆積し、しか
る後第一溝領域の一部を除いてレジスト２９で被
覆し、そして前記レジスト２９をマスクに前記二
酸化ケイ素膜２８をエツチング除去する。なおこ
の工程でエツチングされた二酸化ケイ素膜２８の
端部がゲート電極位置を決める。
ヤル膜２７を選択研磨技術を用いて研磨し、前記
第一、第二溝内にのみエピタキシヤル膜２７′を
残し、その後エピタキシヤル膜２７′にｐ型不純
物を拡散し、次に全面にCVD法により第二絶縁
膜に相当する二酸化ケイ素膜２８を堆積し、しか
る後第一溝領域の一部を除いてレジスト２９で被
覆し、そして前記レジスト２９をマスクに前記二
酸化ケイ素膜２８をエツチング除去する。なおこ
の工程でエツチングされた二酸化ケイ素膜２８の
端部がゲート電極位置を決める。
次に、第２図ｆに示すように、前記レジスト２
９を除去した後、熱酸化法により前記エピタキシ
ヤル膜２７′の表面に二酸化ケイ素膜３０を形成
し、次にCVD法を用いて多結晶シリコン３１、
二酸化ケイ素膜３２を順次堆積する。
９を除去した後、熱酸化法により前記エピタキシ
ヤル膜２７′の表面に二酸化ケイ素膜３０を形成
し、次にCVD法を用いて多結晶シリコン３１、
二酸化ケイ素膜３２を順次堆積する。
次に、第２図ｇに示すように、前記多結晶シリ
コン層をエツチングストツパーとして前記第二酸
化ケイ素膜３２をRIE法によりエツチングし、前
記二酸化ケイ素膜２８の側壁にのみ前記二酸化ケ
イ素膜３２′を残し、次に前記二酸化ケイ素膜２
８，３２′をマスクにイオン注入法によりエピタ
キシヤル膜２７′の一部にｎ型不純物を注入しｎ
型不純物層３３を形成し、熱処理を行つて前記ｎ
型不純物層３３を押し込む。
コン層をエツチングストツパーとして前記第二酸
化ケイ素膜３２をRIE法によりエツチングし、前
記二酸化ケイ素膜２８の側壁にのみ前記二酸化ケ
イ素膜３２′を残し、次に前記二酸化ケイ素膜２
８，３２′をマスクにイオン注入法によりエピタ
キシヤル膜２７′の一部にｎ型不純物を注入しｎ
型不純物層３３を形成し、熱処理を行つて前記ｎ
型不純物層３３を押し込む。
次に、第２図ｈに示すように、前記二酸化ケイ
素膜３２′、前記多結晶シリコン３１を順次エツ
チング除去した後、ゲート電極形成領域以外をレ
ジスト３４で被覆し、次に前記レジスト３４と前
記二酸化ケイ素膜２８をマスクとしRIE法により
前記エピタキシヤル膜２７′をエツチング除去し
て第三の溝を形成する。なおレジスト３４をパタ
ーニングする際、下地に二酸化ケイ素膜２８が形
成してある領域はこの二酸化ケイ素膜２８もエツ
チングマスクとなるのでこの領域を無理に被覆す
る必要はない。
素膜３２′、前記多結晶シリコン３１を順次エツ
チング除去した後、ゲート電極形成領域以外をレ
ジスト３４で被覆し、次に前記レジスト３４と前
記二酸化ケイ素膜２８をマスクとしRIE法により
前記エピタキシヤル膜２７′をエツチング除去し
て第三の溝を形成する。なおレジスト３４をパタ
ーニングする際、下地に二酸化ケイ素膜２８が形
成してある領域はこの二酸化ケイ素膜２８もエツ
チングマスクとなるのでこの領域を無理に被覆す
る必要はない。
次に、第２図ｉに示すように、前記レジスト３
４を除去した後熱酸化法を用いて前記第三の溝内
壁にゲート酸化膜３５を形成し、次にCVD法に
より高濃度ｎ型不純物を含んだ多結晶シリコン３
６を堆積し、その後ゲート電極形状を有するレジ
スト３７を形成し、しかる後前記レジスト３７を
マスクにRIE技術を用いて前記多結晶シリコン３
６をエツチング除去してゲート電極を形成する。
４を除去した後熱酸化法を用いて前記第三の溝内
壁にゲート酸化膜３５を形成し、次にCVD法に
より高濃度ｎ型不純物を含んだ多結晶シリコン３
６を堆積し、その後ゲート電極形状を有するレジ
スト３７を形成し、しかる後前記レジスト３７を
マスクにRIE技術を用いて前記多結晶シリコン３
６をエツチング除去してゲート電極を形成する。
次に、第２図ｊに示すように、前記レジスタト
３７を除去した後CVD法により二酸化ケイ素膜
３８を全面に堆積し、その後コンタクトホール形
成領域以外をレジスト３９で被覆する。なおレジ
スト３９をパターニングする際、下地に二酸化ケ
イ素膜２８が形成してある領域は前記二酸化ケイ
素膜２８も二酸化ケイ素膜３８と同様層間絶縁膜
として用いていることができるので、コンタクト
開孔部が前記二酸化ケイ素膜上に延在してもよ
い。
３７を除去した後CVD法により二酸化ケイ素膜
３８を全面に堆積し、その後コンタクトホール形
成領域以外をレジスト３９で被覆する。なおレジ
スト３９をパターニングする際、下地に二酸化ケ
イ素膜２８が形成してある領域は前記二酸化ケイ
素膜２８も二酸化ケイ素膜３８と同様層間絶縁膜
として用いていることができるので、コンタクト
開孔部が前記二酸化ケイ素膜上に延在してもよ
い。
次に、第２図ｋに示すように、レジスト３９を
マスクにRIE法を用いて前記二酸化ケイ素膜３８
をエツチング除去し、その後アルミニウム配線４
０を形成する。なお前記二酸化ケイ素膜をエツチ
ング除去する際、二酸化ケイ素膜２８の段差によ
り二酸化ケイ素膜２８の端部には二酸化ケイ素膜
３８が残るため、アルミニウム配線４０はn+拡
散層３３にセルフアラインで接続する。
マスクにRIE法を用いて前記二酸化ケイ素膜３８
をエツチング除去し、その後アルミニウム配線４
０を形成する。なお前記二酸化ケイ素膜をエツチ
ング除去する際、二酸化ケイ素膜２８の段差によ
り二酸化ケイ素膜２８の端部には二酸化ケイ素膜
３８が残るため、アルミニウム配線４０はn+拡
散層３３にセルフアラインで接続する。
本発明によれば、ソース・ドレイン領域を形成
するn+拡散層３３のゲート電極多結晶シリコン
３６に対する位置すなわちn+拡散層３３の横方
向へのしみ込みは二酸化ケイ素膜２８，３２′の
膜厚と押し込み時間によつて決定される。このた
めn+拡散層３３形成後に用いる熱処理時間を考
慮して二酸化ケイ素膜２８，３２′の膜厚を決め
れば、熱処理時間に関係なく容易に浅いn+拡散
層３３を形成できるという利点がある。その他に
も、n+拡散層の深さを深くできることから層抵
抗の増加を抑えられる、アロイスパイクに対する
特別な対策が必要ない、浅い接合を形成するため
の特別な技術が必要ないという利点もある。さら
に絶縁ゲート電界効果トランジスタの微細化がさ
らに進み、n+拡散層を浅くするだけではシヨー
トチヤンネル効果に対して対応しきれなくなつて
も、本発明によればn+拡散層の位置を制御する
ことにより、十分なチヤンネル長を確保すること
が容易にできるという利点もある。
するn+拡散層３３のゲート電極多結晶シリコン
３６に対する位置すなわちn+拡散層３３の横方
向へのしみ込みは二酸化ケイ素膜２８，３２′の
膜厚と押し込み時間によつて決定される。このた
めn+拡散層３３形成後に用いる熱処理時間を考
慮して二酸化ケイ素膜２８，３２′の膜厚を決め
れば、熱処理時間に関係なく容易に浅いn+拡散
層３３を形成できるという利点がある。その他に
も、n+拡散層の深さを深くできることから層抵
抗の増加を抑えられる、アロイスパイクに対する
特別な対策が必要ない、浅い接合を形成するため
の特別な技術が必要ないという利点もある。さら
に絶縁ゲート電界効果トランジスタの微細化がさ
らに進み、n+拡散層を浅くするだけではシヨー
トチヤンネル効果に対して対応しきれなくなつて
も、本発明によればn+拡散層の位置を制御する
ことにより、十分なチヤンネル長を確保すること
が容易にできるという利点もある。
以上述べたように本発明によれば、高集積化に
適した微細な絶縁ゲート電界効果トランジスタお
よびその製造方法を容易に得ることができる。
適した微細な絶縁ゲート電界効果トランジスタお
よびその製造方法を容易に得ることができる。
第１図ａ〜ｃは本発明トランジスタの一実施例
を示すものでａはｂのＢ−B′線断面図、ｂは平
面図、ｃはｂのＡ−A′線断面図、第２図ａ〜ｋ
は本発明の一実施例の製造方法を説明するために
工程順に示した模式的断面図、第３図は従来の絶
縁ゲート電界効果トランジスタの模式的断面図で
ある。 １，２１……シリコン基板、２，７，８，９，
２２，２８，３０，３２，３８……二酸化ケイ素
膜、３……半導体基板、４，３３……n+拡散層、
５……ゲート電極、６，３５……ゲート絶縁膜、
１０，１０′，４０……アルミニウム配線、２３，
３１，３６……多結晶シリコン、１１，１１′…
…コンタクトホール、２４，２５，２６，２９，
３４，３７，３９……レジスト、２７，２７′…
…エピタキシヤル膜。
を示すものでａはｂのＢ−B′線断面図、ｂは平
面図、ｃはｂのＡ−A′線断面図、第２図ａ〜ｋ
は本発明の一実施例の製造方法を説明するために
工程順に示した模式的断面図、第３図は従来の絶
縁ゲート電界効果トランジスタの模式的断面図で
ある。 １，２１……シリコン基板、２，７，８，９，
２２，２８，３０，３２，３８……二酸化ケイ素
膜、３……半導体基板、４，３３……n+拡散層、
５……ゲート電極、６，３５……ゲート絶縁膜、
１０，１０′，４０……アルミニウム配線、２３，
３１，３６……多結晶シリコン、１１，１１′…
…コンタクトホール、２４，２５，２６，２９，
３４，３７，３９……レジスト、２７，２７′…
…エピタキシヤル膜。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型第一半導体基板上の厚い絶縁膜中
に設けた第一の溝の一部と該第一の溝と接しかつ
該第一導電型第一半導体基板に達する第二の溝と
を埋めた第一導電型第二半導体基板と、ゲート絶
縁膜を介して前記第一の溝内で前記第一導電型第
二半導体基板および前記第一の溝の側壁と底部に
接したゲート電極と、少なくとも前記第一の溝側
壁および前記第二半導体基板および前記ゲート絶
縁膜を介して前記ゲート電極と接するように形成
された第二導電型不純物拡散層からなるドレイン
領域と、少なくとも前記第一の溝側壁および前記
第二半導体基板および前記ゲート絶縁膜を介して
前記ゲート電極と接しかつ前記ドレイン領域とは
ゲート電極をはさむように形成された第二導電型
不純物拡散層からなるソース領域とを含むことを
特徴とする絶縁ゲート電界効果トランジスタ。 ２ 第一導電型半導体基板上に設けた厚い絶縁膜
中に第一の溝を形成する工程と、前記第一絶縁膜
に前記第一の溝に接しかつ前記第一導電型半導体
基板に達する第二の溝を形成する工程と、前記第
一、第二の溝内に第一導電型半導体を形成する工
程と、少なくとも前記第一の溝内の第一導電型半
導体の一部と前記第二の溝内の第一導電型半導体
の表面を覆う第二絶縁膜を形成する工程と、前記
第二絶縁膜で覆われていない前記第一導電型半導
体に第二導電型不純物拡散層を形成する工程と、
前記第二導電型不純物拡散層を分離するように前
記第一の溝内に設けた前記第一導電型半導体に前
記第一の溝底部に達する第三の溝を形成する工程
と、前記第三の溝内壁にゲート絶縁膜を形成する
工程と、少なくとも前記第三の溝を埋めるように
ゲート電極を形成する工程と、前記ゲート電極に
より分離した前記第二導電型不純物拡散層に各々
コンタクト孔を形成する工程とを含むことを特徴
とする絶縁ゲート電解効果トランジスタの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151837A JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
| EP88109529A EP0295643B1 (en) | 1987-06-17 | 1988-06-15 | Field effect transistor with short channel length and process of fabrication thereof |
| DE8888109529T DE3874422T2 (de) | 1987-06-17 | 1988-06-15 | Feldeffekttransistor mit kurzer kanallaenge und verfahren zu dessen herstellung. |
| US07/207,837 US4876581A (en) | 1987-06-17 | 1988-06-17 | Field effect transistor with short channel length and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151837A JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314870A JPS63314870A (ja) | 1988-12-22 |
| JPH0583196B2 true JPH0583196B2 (ja) | 1993-11-25 |
Family
ID=15527382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151837A Granted JPS63314870A (ja) | 1987-06-17 | 1987-06-17 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4876581A (ja) |
| EP (1) | EP0295643B1 (ja) |
| JP (1) | JPS63314870A (ja) |
| DE (1) | DE3874422T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525536A (en) * | 1991-12-26 | 1996-06-11 | Rohm Co., Ltd. | Method for producing SOI substrate and semiconductor device using the same |
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| US6399989B1 (en) | 1999-08-03 | 2002-06-04 | Bae Systems Information And Electronic Systems Integration Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
| US6716728B2 (en) | 1999-08-03 | 2004-04-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0077737A3 (en) * | 1981-10-19 | 1984-11-07 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low capacitance field effect transistor |
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| FR2561822B1 (fr) * | 1984-03-23 | 1986-06-27 | Thomson Csf | Dispositif semi-conducteur a effet de champ a faible tension de dechet |
-
1987
- 1987-06-17 JP JP62151837A patent/JPS63314870A/ja active Granted
-
1988
- 1988-06-15 EP EP88109529A patent/EP0295643B1/en not_active Expired
- 1988-06-15 DE DE8888109529T patent/DE3874422T2/de not_active Expired - Fee Related
- 1988-06-17 US US07/207,837 patent/US4876581A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3874422D1 (de) | 1992-10-15 |
| JPS63314870A (ja) | 1988-12-22 |
| US4876581A (en) | 1989-10-24 |
| DE3874422T2 (de) | 1993-04-08 |
| EP0295643A2 (en) | 1988-12-21 |
| EP0295643A3 (en) | 1989-08-23 |
| EP0295643B1 (en) | 1992-09-09 |
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