JPH0697437A

JPH0697437A - 半導体装置及びその製造方法

Info

Publication number: JPH0697437A
Application number: JP4246858A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Hiromasa Noda; 浩正野田; Masaru Hisamoto; 大久本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-16
Filing date: 1992-09-16
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】溝ゲート型半導体装置の素子間分離用酸化膜に
沿ったリーク電流の発生を抑制した半導体装置を提供す
ること。【構成】素子間分離用絶縁膜２で囲まれた第１導電型の
半導体基板１の領域に、第２導電型の一組の拡散層４が
間隔をおいて設けられ、この拡散層４のゲート電極９と
重なりあう部分の一部は、素子間分離用絶縁膜２の端と
ある間隔をおいて配置されている半導体装置。ゲート電
極９は、拡散層４上の第２導電型の拡散層５の間隙に設
けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）を有する半導体装置及び
その製造方法に関する。

【０００２】

【従来の技術】シリコンＬＳＩ（大規模集積回路）の基
本素子であるＭＯＳＦＥＴは、これまで比例縮小則とい
う基本概念に沿って、素子の微細化が達成されてきた。
例えば、４メガビットＤＲＡＭ（ダイナミックランダ
ムアクセスメモリー）では、半導体装置のゲート寸
法は０．８μｍであるが、量産化の始まった１６メガビ
ットＤＲＡＭでは、ゲート長が０．５μｍである。今後
も、メモリでは高集積化を実現するために、また、マイ
クロプロセッサに代表される論理ＬＳＩでは性能を向上
させるために、半導体素子の寸法を縮小して行くのは間
違いない。

【０００３】図２は、従来のＭＯＳＦＥＴを有する半導
体装置の断面図を、模式的に示したものである。半導体
基板（１）の表面に素子間分離用酸化膜（２）を成長さ
せ、これによって囲まれた半導体基板表面に一組の拡散
層（４）を形成し、この拡散層（４）間に流れる電流
を、ゲート酸化膜（８）を介して基板と接触しているゲ
ート電極（９）の電位で制御する。なお、図２におい
て、３は素子間分離用酸化膜の下に形成したチャネルス
トッパ層、１０は層間絶縁膜、１１はコンタクト孔、１
２は金属配線である。

【０００４】このように単純な構造の半導体装置を微細
化し、ゲート電極（９）寸法を小さくするためには、上
述した比例縮小則に従って、半導体基板（１）の不純物
濃度を増加させ、拡散層（４）を浅くし、かつ、ゲート
酸化膜（８）を薄膜化しなければならない。半導体基板
（１）の濃度を増加させると、拡散層（４）と基板の間
に形成される空乏層の幅が短くなり、拡散層間の相互作
用が抑制される。このため、短くなった空乏層幅に応じ
て、ゲート電極（９）の寸法を小さくすることができ
る。拡散層（４）を浅くすることも、相互作用を抑制す
る効果がある。

【０００５】今後も半導体装置の微細化を進めて行くた
めには、この指針に従わざるを得ないが、しかしなが
ら、様々な微細化阻害要因が顕著になりつつある。例え
ば、ゲート酸化膜（８）には、トンネルリーク電流で決
まる薄膜化限界があるために、４ｎｍ以下にするのは難
しい。また、拡散層（４）の浅接合化限界も、イオン打
ち込みのエネルギーで決まるために、０．０５μｍ以下
にするのは困難である。さらに、基板濃度の上昇は、半
導体装置のしきい電圧の上昇を招くだけでなく、拡散層
容量の増加や耐圧の低下など、特性劣化の原因となる。

【０００６】このため、このような構造の半導体装置に
代わって、さらに微細化の可能な新しい半導体装置が望
まれている。

【０００７】半導体装置の微細化に伴う、上述したよう
な問題を解決できる可能性があるのが、図３に示した半
導体装置である。この半導体装置では、一部の拡散層
（５）を半導体基板に積み上げて、その間隙に溝を掘
り、ゲート電極（９）によって基板内部の拡散層（４）
を分断する構造になっている。このため、拡散層（４）
間の相互作用が抑制され、図２の半導体装置に比べて、
微細化が可能になる。また、積み上げた拡散層（５）が
基板上にあるため、金属配線（１２）と拡散層（５）の
コンタクト領域も、この積み上げた拡散層（５）の上に
取ることができる。この結果、基板内部の拡散層（４）
領域を小さくすることが可能となり、拡散層容量が低減
する。さらには、ゲート電極（９）は、積み上げ拡散層
（５）を保護する比較的厚い絶縁膜（６）の上で加工さ
れために、図２の半導体装置と異なり、酸化膜との選択
性が良くないタングステンなどの金属を、ゲート電極と
して使うことができる。ゲート電極の低抵抗化は、半導
体装置の性能向上に有効である。

【０００８】なお、これに関する技術は特開昭６３−２
１１７６２に記載されている。

【０００９】

【発明が解決しようとする課題】図３に示した溝ゲート
型の半導体装置は、図２に示した従来型の半導体装置に
比べて、幾つかの優れた特徴を有しており、微細化でき
る可能性が高い。しかしながら、これまでの半導体装置
と構造が異なるために、それに起因した幾つかの問題点
がある。その第一は、積み上げた拡散層（５）とゲート
電極（９）の絶縁である。通常、積み上げた拡散層
（５）は不純物を含んだ多結晶シリコンであり、ゲート
酸化膜（８）を形成する時に、積み上げた拡散層（５）
の側壁にはゲート酸化膜より厚い側壁酸化膜（７）が成
長するので、これを用いて絶縁を行っている。しかしな
がら、多結晶シリコンの側壁酸化膜（７）は、単結晶シ
リコン表面に形成した酸化膜と異なり、絶縁耐圧が小さ
いという問題がある。また、成長する酸化膜の膜厚は多
結晶シリコンに含まれる不純物に依存するが、ゲート酸
化膜（８）を薄膜化しようとすると、側壁酸化膜（７）
はあまり厚くならない。このため、ゲート電極（９）と
積み上げ拡散層（５）間の耐圧は低く、かつ容量も大き
いという問題がある。

【００１０】しかし、この問題に関しては、側壁絶縁膜
（７）を酸化ではなく、気層成長法で堆積することで解
決することができる。

【００１１】第２の課題は、素子間分離酸化膜に沿った
リーク電流である。これまで、特許等で開示されている
溝ゲート型の半導体装置では、特開昭６３−２１１７６
２に代表されるように、ゲート電極の一断面しか示して
いない。しかしながら、この溝ゲート型の半導体装置で
は、微細化を行うためには、素子分離用酸化膜（２）と
基板表面との境界領域に注目する必要がある。なぜなら
ば、後述するように、溝ゲート型半導体装置では、予め
半導体基板（１）に拡散層（４）を形成しておき、これ
を、積み上げ拡散層（５）を分離と同時に切り離す。基
板に打ち込まれた不純物が、素子間分離酸化膜に沿って
残ると、リーク電流の原因になる。この現象はゲート電
極の寸法が小さくなるほど顕著になるために、不純物が
素子間分離用酸化膜に沿って残らないような構造にする
必要がある。

【００１２】本発明の目的は、素子間分離用酸化膜に沿
ったリーク電流の発生を抑制した溝ゲート型の半導体装
置及びその製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、素子間分離用絶縁膜で囲ま
れた第１導電型の半導体基板領域に、第１導電型とは導
電型の異なる第２導電型の一組の拡散層が所望の間隔を
おいて配置され、一組の拡散層間に流れる電流を制御す
るために、半導体基板上にゲート絶縁膜を介してゲート
電極が配置された電界効果トランジスタを有し、拡散層
のゲート電極と重なりあう部分の一部を、素子間分離用
絶縁膜と所望の間隔をおいて配置したものである。

【００１４】さらに本発明の半導体装置は、素子間分離
用絶縁膜で囲まれた第１導電型の半導体基板領域に、第
１導電型とは導電型の異なる第２導電型の一組の拡散層
が所望の間隔をおいて配置され、一組の拡散層間に流れ
る電流を制御するために、半導体基板上にゲート絶縁膜
を介してゲート電極が配置された電界効果トランジスタ
を有し、拡散層間に流れる電流の方向と直角の方向に
は、拡散層を素子間分離用絶縁膜と所望の間隔をおいて
配置したものである。

【００１５】これらの半導体装置において、素子間分離
用絶縁膜の一部分は、第１導電型の半導体基板領域との
境界近傍が他の部分より薄いことが好ましい。また、半
導体基板上に、拡散層を構成する第２導電型の一組の導
電層が設けられ、導電層の間隙に絶縁膜を介してゲート
電極が設けられることが好ましい。さらにまた、一組の
拡散層の間の半導体基板に、拡散層と実質的に等しい深
さの溝を有することが好ましい。

【００１６】本発明を説明するために、図１に本発明の
半導体装置の一例を示す。図１（Ａ）はゲート電極と直
角方向の断面図、図１（Ｂ）は、ゲート電極（９）に沿
った断面図（図１（Ａ）のａａ’線に沿った断面図）で
ある。図１（Ｂ）にみられるように、拡散層（４）が素
子間分離用酸化膜（２）と接触しないように、ある間隔
をおいて配置されている。なお、図１において、１は半
導体基板、３は素子間分離用酸化膜の下に形成したチャ
ネルストッパ層、５は積み上げ拡散層、６は積み上げ拡
散層の上部を被う酸化膜、７は積み上げ拡散層の側壁絶
縁膜、８はゲート酸化膜、１０は層間絶縁膜、１１はコ
ンタクト孔、１２は金属配線である。

【００１７】このような拡散層を形成するためには、イ
オン打ち込みに際して、素子間分離用酸化膜（２）で囲
まれた領域より小さい領域を開口するマスクを用いた
り、または、素子間分離用酸化膜（２）の形成に際し
て、選択酸化法を利用して、自己整合的に、イオン打ち
込みを防ぐマスクとなる酸化膜を形成する等の方法を用
いることができる。

【００１８】

【作用】上述したように、溝ゲート型半導体装置の課題
のひとつは、図１（Ｂ）の断面で示した素子間分離用酸
化膜（２）端に沿ったリーク電流である。これは、予め
基板に形成した拡散層（４）が、素子間分離用酸化膜の
端の薄い領域で、その下にもぐりこみ、これが、後の基
板エッチングの際に、除去されないことに起因してい
る。そこで、本発明のように、素子間分離用酸化膜
（２）の端と拡散層（４）との間に所望の間隙を設けれ
ば、リーク電流の心配は解消される。

【００１９】

【実施例】〈実施例１〉以下、本発明の第１の実施例を
図４以降を用いて説明する。本実施例では、イオン打ち
込みのマスクを用いる方法を記述する。なお、半導体装
置の断面図としては、同じ工程における、ゲート電極に
直角な方向（Ａ）と、平行な方向（Ｂ）を示す。

【００２０】まず図４に示したように、半導体基板
（１）に素子間分離用酸化膜（２）を選択酸化法を用い
て成長させる。まず、ｐ型の半導体基板（１）表面を酸
化し、５ｎｍ程度の酸化膜（図示せず）を成長させる。
この上に窒化膜（図示せず）を気相成長法で堆積し、所
望の形状に加工する。窒化膜の膜厚は２００ｎｍであ
る。この窒化膜をマスクにして、半導体基板（１）と同
じ導電型の不純物であるボロンをイオン打ち込みする。
この半導体基板（１）を酸化すると、窒化膜は酸素を通
さないので、窒化膜で被われていない部分にのみ、素子
間分離用酸化膜（２）が成長する。酸化膜の膜厚は２５
０ｎｍであり、また、素子間分離用酸化膜（２）に下に
は、素子分離特性を向上させるために、基板に含まれて
いる不純物を濃くした、すなわち、ボロンを１０¹⁸／ｃ
ｍ³程度含んだチャネルストッパ層（３）が設けられ
る。これによって、素子間分離用酸化膜（２）をゲート
酸化膜とする寄生ＭＯＳトランジスタのしきい電圧が大
きくなり、リーク電流の原因となる反転層の形成が抑制
される。次に、１８０℃に加熱した燐酸液を用いて窒化
膜を除去する。さらにフッ酸溶液で薄い酸化膜を除去し
て半導体基板（１）表面を清浄にする。

【００２１】次に、図５に示したように、積み上げ拡散
層となる導電層を堆積する。本実施例では、まず気相成
長法を用いて、非晶質シリコン膜（５’）を堆積した。
膜厚は５０ｎｍである。ここで非晶質シリコンを用いた
のは、後の積み上げ拡散層の分離に際して、滑らかな表
面を得るためである。多結晶シリコンを用いると、多結
晶シリコン表面の凹凸が基板表面に転写されるために、
表面が荒れてしまう。この溝ゲート型半導体装置では、
加工を受けた基板表面を能動領域として使うために、表
面の荒れは防がなければならない。この非晶質シリコン
の堆積は、形成温度を下げるだけで実現できる。具体的
には、多結晶シリコンの堆積は６２０℃で行い、非晶質
シリコンは５２０℃で堆積する。この非晶質シリコン膜
に不純物イオンを打ち込んでおく。本実施例では、燐イ
オンを１０ｋＶのエネルギで、２×１０¹⁵／ｃｍ²打ち
込んだ。この条件では、打ち込まれた燐は非晶質シリコ
ン膜（５’）に留まり、基板には達しない。さらに、こ
のうえに、低抵抗化させるためのシリサイド膜（５”）
を堆積する。具体的には、タングステンのシリサイドを
スパッタ法を用いて、８０ｎｍ堆積した。堆積温度は３
５０℃なので、非晶質シリコンは結晶化せず、かつ、打
ち込まれた燐イオンも基板には拡散しない。そしてさら
に、この上に酸化膜（６）を堆積する。酸化膜の堆積も
低温で行い、非晶質シリコン（５’）やシリサイド膜
（５”）が結晶化しないようにする。形成温度は４５０
℃である。膜厚は、エッチングによる膜減りを考慮して
１５０ｎｍを堆積させた。

【００２２】次に、図６に示したように、この非晶質シ
リコン（５’）とシリサイド膜（５”）からなる積み上
げた拡散層を、リソグラフィ法を用いて、ソースとドレ
インに分離する。具体的には、有機膜をパターン形状に
して、これを用いてまず酸化膜（６）を加工した後に、
その酸化膜（６）をマスクにして下地のシリサイド膜
（５”）と非晶質シリコン膜（５’）を加工する。非晶
質シリコン膜は基板と同じ材質なので、シリコン膜の加
工の際に、半導体基板（１）が２０ｎｍ程度削れてしま
う。この様子を図６（Ｂ）の断面で見ると、積み上げた
層のすべてが除去されて、素子間分離用酸化膜（２）の
端に基板エッチングによる段差が観察される。

【００２３】次に、図７に示したように、素子間分離酸
化膜の端にかからないようにイオン打ち込み用のマスク
としてホトレジストパターン（１０１）を形成し、これ
を通して、基板内部の拡散層（４）を形成するためのイ
オン打ち込みを行う。イオン種は砒素であり、また、打
ち込みエネルギは１５ｋＶ、打ち込み量は１×１０¹⁵／
ｃｍ²程度である。イオン打ち込み後、ホトレジストパ
ターン（１０１）を除去して熱処理を行うと、非晶質シ
リコン膜（５’）に打ち込まれた燐が基板に拡散するた
めに、図７（Ａ）の断面図に示したような拡散層が形成
される。

【００２４】次に、基板全体に窒化膜を堆積して、これ
を異方性エッチング法を用いて全面エッチングすると、
図８に示したように、積み上げた拡散層（非晶質シリコ
ン膜５’、シリサイド膜５”）の側壁にのみ窒化膜が残
り、側壁絶縁膜（７）が形成される。この側壁絶縁膜
（７）と酸化膜（６）とによって、積み上げ拡散層が絶
縁される。側壁絶縁膜（７）の膜厚は約１００ｎｍであ
る。さらに、この工程で露出したシリコン基板をエッチ
ングして、基板に溝を掘り、拡散層（４）を分離する。
掘った溝の深さは５０ｎｍである。この工程を図８
（Ｂ）の断面で見ると、基板内の拡散層は完全に除去さ
れて、素子間分離用酸化膜（２）の端に段差ができる。

【００２５】次に、図９に示したように、溝の側壁を洗
浄してゲート酸化膜（８）を公知の熱酸化法で形成す
る。酸化膜の膜厚は５ｎｍである。

【００２６】次に、図１０に示したように、ゲート電極
（９）を堆積して、これも公知のリソグラフィ法を用い
てゲート電極のパターンに加工する。本実施例では、燐
を含んだ多結晶シリコンをゲート電極に用いたが、低抵
抗化をはかるために、タングステンやシリサイドを用い
ることも可能である。膜厚は１００ｎｍ程度である。こ
のゲート電極形状を図１０（Ｂ）の断面から観察する
と、積み上げ拡散層の上でゲート電極が盛り上がってい
るように見える。

【００２７】最後に、図１１に示したように、基板全面
に層間絶縁膜として、５００ｎｍ程度の酸化膜（１０）
を堆積し、これにコンタクト孔（１１）を開口して、積
み上げ拡散層、ゲート電極及び基板を露出させる。最後
に、アルミニュームを主体とする金属配線（１２）を形
成して、本発明の第１の実施例による半導体装置を完成
する。

【００２８】〈実施例２〉上述したイオン打ち込みマス
クを用いる方法では、チャネル幅の小さな半導体装置、
すなわち、各図の（Ｂ）断面で見た素子間分離用酸化膜
（２）の間隔が小さい半導体装置には使うことができな
い。これは、マスクの形成には合わせ余裕が必要だから
である。そこで、このようなチャネル幅のさらに小さな
半導体装置にも適用できる方法を、実施例２として説明
する。このためには選択酸化法を用いる。

【００２９】まず、図１２に示したように、半導体基板
（１）表面を酸化し、５ｎｍ程度の酸化膜（１０２）を
成長させる。そして、この上に窒化膜（１０３）を気相
成長法で堆積し、それを、図に示したように、所望の形
状に加工する。窒化膜の膜厚は２００ｎｍである。

【００３０】この半導体基板を酸化すると、窒化膜（１
０３）は酸素を通さないので、窒化膜で被われていない
部分にのみ、図１３に示したように、酸化膜（１０４）
が成長する。酸化膜の膜厚は、後の砒素イオン打ち込み
でのマスクになるよう、３０ｎｍとした。

【００３１】次に、図１４に示したように、基板全体に
窒化膜を堆積して、これを前述したように異方性エッチ
ングで除去すると、既にある窒化膜（１０３）の側面に
のみ側壁窒化膜（１０５）が残り、下地の酸化膜（１０
４）の一部が被われる。

【００３２】この状態でチャネルストッパ用にボロンを
１×１０¹³／ｃｍ²程度イオン打ち込みした。そして基
板を酸化すると、図１５に示したように、窒化膜（１０
３）及び側壁窒化膜（１０５）で被われていない表面
に、素子間分離用酸化膜（２）が成長する。酸化膜の膜
厚は２５０ｎｍであり、また、第１の実施例で述べたよ
うに、チャネルストッパ層（３）が設けられている。

【００３３】次に、図１６に示したように、窒化膜を除
去する。窒化膜の除去には、１８０℃に加熱した、燐酸
液を用いた。また、酸化膜（１０２）も除去し、表面を
清浄にする。この結果、素子間分離用酸化膜（２）の端
に、薄い酸化膜領域を持った形状ができあがり、この薄
い酸化膜の領域が、拡散層形成の際にイオン打ち込みマ
スクとなる。

【００３４】次に、図１７に示したように、積み上げ拡
散層として、半導体基板とは導電型の異なる不純物であ
る燐を含む非晶質シリコン膜（５’）を、ついでシリサ
イド膜（５”）を堆積する。さらに酸化膜（６）を堆積
する。条件は実施例１とまったく同じである。

【００３５】これを、図１８に示したように、積み上げ
拡散層をソースとドレイン領域に分離する。図１８
（Ｂ）断面では、積み上げ拡散層は除去されて見えな
い。また、基板と素子間分離用酸化膜の端には基板エッ
チングによる段差が見える。

【００３６】次に、図１９に示したように、拡散層を形
成するために、砒素イオンを打ち込む。この際、図１９
（Ｂ）断面に示したように、素子間分離用酸化膜（２）
の端の酸化膜がイオン打ち込みのマスクとなるために、
砒素が基板に入るのを防ぐ。

【００３７】次に、図２０に示したように、積み上げ拡
散層の側壁に側壁窒化膜（７）を形成し、基板に溝を掘
るが、その前に、酸化膜のエッチングを行って、素子間
分離用酸化膜（２）の端の薄い酸化膜を除去する。この
結果、図２０（Ｂ）断面に示したように、２つの段が形
成される。そして、素子間分離用酸化膜（２）の下に拡
散層が形成されるのが防げる。

【００３８】さらに、図２１、２２に示したように、実
施例１と同様に、ゲート酸化膜（８）の形成、ゲート電
極（９）の形成、金属配線（１２）の形成を行って、本
発明の第２の実施例の半導体装置が完成する。

【００３９】〈実施例３〉実施例２は、選択酸化法を応
用した例であるが、選択酸化法による素子分離には、寸
法の限界がある。そこで、実施例３では、選択酸化法に
代わって、微細化の可能なトレンチ素子分離法を用い
て、自己整合的に拡散層のイオン打ち込みマスクを形成
する方法を説明する。

【００４０】まず、図２３に示したように、半導体基板
表面に酸化膜（１０２）を成長させ、さらに、窒化膜
（１０３）を形成し、これらを所望の形状にする。窒化
膜の膜厚は２００ｎｍである。

【００４１】次に、図２４に示したように、酸化膜を堆
積して、異方性の全面エッチングを行うと、図のよう
に、窒化膜（１０３）の側壁に酸化膜（１０４）が残
る。

【００４２】この窒化膜（１０３）と酸化膜（１０４）
をマスクにして、半導体基板（１）を掘り下げ、図２５
に示すような形状にする。掘った溝の深さは０．３μｍ
程度である。

【００４３】次に、図２６に示したように、窒化膜（１
０３）の側壁を被う酸化膜（１０４）を除去した後に、
再び基板を掘り下げると、図に示したように、２つの段
差からなる溝が形成される。２つめの溝の深さは、約５
０ｎｍである。そしてさらに、チャネルストッパ層
（３）を、公知の斜めイオン打ち込み法を用いて形成す
る。斜めイオン打ち込み法を用いると、基板に垂直な面
にもイオンを導入することができる。イオン種はボロン
である。

【００４４】次に、全面に薄い酸化膜（図示せず）を成
長させてから、全面に酸化膜を堆積して、これを公知の
平坦化法により、図２７のようなトレンチ型の素子間分
離用酸化膜（２）とする。

【００４５】さらに、マスクとなっていた窒化膜（１０
３）を除去し、さらに酸化膜（１０２）を除去して、図
２８の形状にする。

【００４６】次に、基板表面をできるかぎり平坦化した
後に、積み上げ拡散層として、半導体基板とは導電型の
異なる不純物である燐を含む非晶質シリコン膜（５’）
を、ついでシリサイド膜（５”）図２９に示したように
堆積する。さらに酸化膜（６）を堆積する。

【００４７】そして、図３０に示したように、積み上げ
拡散層をソースとドレインに分離する。

【００４８】さらに、図３１のように、基板内部の拡散
層（４）を形成するために、砒素をイオン打ち込みす
る。この際、トレンチ素子分離において、段差部がイオ
ン打ち込みのマスクとなり、深い素子分離近傍にイオン
が打ち込まれないようにしている。

【００４９】次に、図３２に示したように、積み上げ拡
散層に側壁絶縁膜（７）を形成し、さらに、図３３に示
したように、素子間分離用酸化膜の段差部分の酸化膜を
除去して、図３３（Ｂ）断面に示した形状にする。そし
て、基板をエッチングすると、拡散層（４）は分離さ
れ、かつ、トレンチ型の素子間分離用酸化膜（２）の端
には拡散層は形成されない。以下、図３４、図３５は実
施例１と同様であるので説明は省略する。

【００５０】〈実施例４〉これまでは、ひとつの導電型
の半導体装置を例に本発明を説明してきた。しかし、実
際には、導電型の異なる半導体装置を同一の基板上に作
製した、相補型の半導体装置が用いられている。図３６
はその例を示したものである。作製方法はこれまで述べ
てきたものと本質的には同じであるが、半導体基板に導
電型の異なる領域を形成することから始める。本実施例
では、領域（１’）に燐を含むｎ型の基板領域を作り、
領域（１”）にボロンを含むｐ型の領域を作った。これ
以降の素子の形成は、これまで述べてきたものと同じで
あるが、一方の拡散層（４）、チャネルストッパ層
（３）と他方の拡散層（４’）、チャネルストッパ層
（３’）の導電型が異なるために、一方の素子に不純物
を導入するときは、他方をマスクで被う必要がある。

【００５１】図３７は、図３６に示した相補型半導体装
置のパターン平面図を示したものである。３０で示した
パターンを用いて、この内部にｎ型の領域を形成し、そ
れ以外にｐ型の領域を作る。３１は素子間分離用酸化膜
を形成するパターンであり、選択酸化膜のマスクとなる
窒化膜を加工するのに用いる。ｎ型、ｐ型ともに同じパ
ターンを用いる。３２は積み上げ拡散層を形成するパタ
ーンである。積み上げ拡散層のシリコン膜には、導電型
に応じてイオンを打ち分けるが、その際、３３のパター
ンを用いて、一方のみを露出させる。次に、３４と３５
のパターンを用いて、素子間分離用酸化膜の端に拡散層
が打ち込まれるのを防ぐ。３６はゲート電極パターンで
あり、３７がコンタクトパターン、３８が配線のパター
ンである。この平面パターンは、実施例１の場合を示し
たものであり、実施例２、３のように、自己整合的にマ
スクを形成する場合には、パターン（３４）、（３５）
は不要である。

【００５２】以上の実施例において、積み上げ拡散層の
上層にはシリサイド膜を用いたが、タングステン又はモ
リブデンであってもよく、またシリサイドとしてはタン
グステン又はモリブデンのシリサイドが用いられる。

【００５３】

【発明の効果】以上、幾つかの実施例を用いて説明して
きたように、本発明の半導体装置によれば、これまでの
溝ゲート型半導体装置で問題となっていた、素子間分離
用酸化膜に沿った、ソースとドレイン間のリーク電流を
抑制することができた。このため、溝ゲート型半導体装
置の持つ、パンチスルー耐性や低寄生容量という優れた
能力を最大限引き出すことができ、ひいては、高性能か
つ高集積なＬＳＩを実現できた。具体的には、本溝ゲー
ト型の半導体装置を用いることで、０．１μｍ以下のゲ
ート寸法を有する半導体装置が実現できた。これはメモ
リでは１ギガビットクラスのものに相当する寸法であ
る。また、本発明の半導体装置の製造方法によれば、こ
のような半導体装置を容易に製造することができた。

【図面の簡単な説明】

【図１】本発明の溝ゲート型半導体装置の断面図。

【図２】従来の半導体装置の断面図。

【図３】従来の溝ゲート型半導体装置の断面図。

【図４】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図５】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図６】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図７】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図８】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図９】本発明の第１の実施例の溝ゲート型半導体装置
の断面図。

【図１０】本発明の第１の実施例の溝ゲート型半導体装
置の断面図。

【図１１】本発明の第１の実施例の溝ゲート型半導体装
置の断面図。

【図１２】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１３】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１４】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１５】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１６】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１７】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１８】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図１９】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図２０】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図２１】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図２２】本発明の第２の実施例の溝ゲート型半導体装
置の断面図。

【図２３】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２４】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２５】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２６】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２７】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２８】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図２９】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３０】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３１】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３２】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３３】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３４】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３５】本発明の第３の実施例の溝ゲート型半導体装
置の断面図。

【図３６】本発明の第４の実施例の溝ゲート型半導体素
子を用いた相補型半導体装置の断面図。

【図３７】本発明の第４の実施例の溝ゲート型半導体素
子を用いた相補型半導体装置の平面図。

【符号の説明】

１…半導体基板１’、１”…領域２…素子間分離用酸化膜３、３’…チャネルストッパ層４、４’、５…拡散層５’…非晶質シリコン膜５”…シリサイド膜６、１０２、１０４…酸化膜７…側壁絶縁膜８…ゲート酸化膜９…ゲート電極１０…層間絶縁膜１１…コンタクト孔１２…金属配線１０１…ホトレジストパターン１０３…窒化膜１０５…側壁窒化膜３０…パターン（ｎ型領域形成用）３１…パターン（素子間分離用酸化膜形成用）３２…パターン（積み上げ拡散層形成用）３３、３４、３５…パターン（イオン打ち込み用）３６…ゲート電極パターン３７…コンタクトパターン３８…配線パターン

Claims

【特許請求の範囲】

【請求項１】素子間分離用絶縁膜で囲まれた第１導電型
の半導体基板領域に、該第１導電型とは導電型の異なる
第２導電型の一組の拡散層が所望の間隔をおいて配置さ
れ、該一組の拡散層間に流れる電流を制御するために、
半導体基板上にゲート絶縁膜を介してゲート電極が配置
された電界効果トランジスタを有する半導体装置におい
て、上記拡散層の上記ゲート電極と重なりあう部分の一
部は、上記素子間分離用絶縁膜と所望の間隔をおいて配
置されたことを特徴とする半導体装置。
【請求項２】素子間分離用絶縁膜で囲まれた第１導電型
の半導体基板領域に、該第１導電型とは導電型の異なる
第２導電型の一組の拡散層が所望の間隔をおいて配置さ
れ、該一組の拡散層間に流れる電流を制御するために、
半導体基板上にゲート絶縁膜を介してゲート電極が配置
された電界効果トランジスタを有する半導体装置におい
て、上記拡散層は、上記拡散層間に流れる電流の方向と
直角の方向には、上記素子間分離用絶縁膜と所望の間隔
をおいて配置されたことを特徴とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、上記素子間分離用絶縁膜の一部分は、上記第１導電
型の半導体基板領域との境界近傍が他の部分より薄いこ
とを特徴とする半導体装置。
【請求項４】請求項１から３のいずれか一に記載の半導
体装置において、上記半導体基板上に、拡散層を構成す
る第２導電型の一組の導電層が設けられ、該導電層の間
隙に絶縁膜を介して上記ゲート電極が設けられたことを
特徴とする半導体装置。
【請求項５】請求項１から４のいずれか一に記載の半導
体装置において、上記導電層は、シリコン膜と低抵抗材
料膜との積層膜であることを特徴とする半導体装置。
【請求項６】請求項１から５のいずれか一に記載の半導
体装置において、上記低抵抗材料膜は、タングステン、
モリブデン又はこれらの金属のシリサイドであることを
特徴とする半導体装置。
【請求項７】請求項１から６のいずれか一に記載の半導
体装置において、上記一組の拡散層の間の半導体基板
に、拡散層と実質的に等しい深さの溝を有することを特
徴とする半導体装置。
【請求項８】半導体基板に、第１導電型の第１の領域
と、第１導電型とは導電型の異なる第２導電型の第２の
領域が設けられ、第１及び第２の領域はそれぞれ素子間
分離用絶縁膜で囲まれ、第１の領域に、第２導電型の一
組の拡散層が所望の間隔をおいて設けられ、一組の拡散
層間に流れる電流を制御するために、半導体基板上にゲ
ート絶縁膜を介してゲート電極が設けられて第１の電界
効果トランジスタを構成し、第２の領域に、第１導電型
の一組の拡散層が所望の間隔をおいて設けられ、一組の
拡散層間に流れる電流を制御するために、半導体基板上
にゲート絶縁膜を介してゲート電極が設けられて第２の
電界効果トランジスタを構成し、第１及び第２の電界効
果トランジスタの一方の拡散層と他方の拡散層とは電気
的に接続され、かつ、それぞれのゲート電極は電気的に
接続された半導体装置において、上記それぞれの拡散層
の上記ゲート電極と重なりあう部分の一部は、上記素子
間分離用絶縁膜と所望の間隔をおいて配置されたことを
特徴とする半導体装置。
【請求項９】半導体基板に、第１導電型の第１の領域
と、第１導電型とは導電型の異なる第２導電型の第２の
領域が設けられ、第１及び第２の領域はそれぞれ素子間
分離用絶縁膜で囲まれ、第１の領域に、第２導電型の一
組の拡散層が所望の間隔をおいて設けられ、一組の拡散
層間に流れる電流を制御するために、半導体基板上にゲ
ート絶縁膜を介してゲート電極が設けられて第１の電界
効果トランジスタを構成し、第２の領域に、第１導電型
の一組の拡散層が所望の間隔をおいて設けられ、一組の
拡散層間に流れる電流を制御するために、半導体基板上
にゲート絶縁膜を介してゲート電極が設けられて第２の
電界効果トランジスタを構成し、第１及び第２の電界効
果トランジスタの一方の拡散層と他方の拡散層とは電気
的に接続され、かつ、それぞれのゲート電極は電気的に
接続された半導体装置において、上記第１及び第２の領
域の拡散層は、それぞれ上記拡散層間に流れる電流の方
向と直角の方向には、上記素子間分離用絶縁膜と所望の
間隔をおいて配置されたことを特徴とする半導体装置。
【請求項１０】請求項８又は９記載の半導体装置におい
て、上記第１及び第２の領域の上に、それぞれ上記拡散
層と同じ導電型の一組の導電層が設けられ、該導電層の
間隙に絶縁膜を介してそれぞれ上記ゲート電極が設けら
れたことを特徴とする半導体装置。
【請求項１１】第１導電型の半導体基板表面の所望の領
域を囲む素子間分離用絶縁膜を形成する工程及び該所望
の領域に、所定の方向には該素子間分離用絶縁膜から所
望の間隔をおいて、第１導電型とは導電型の異なる第２
導電型の拡散層を形成する工程を有し、請求項１又は２
記載の半導体装置を作成することを特徴とする半導体装
置の製造方法。
【請求項１２】第１導電型の半導体基板表面に第１の酸
化膜を成長させる第１の工程、該第１の酸化膜の表面に
窒化膜を堆積させて所望の形状に加工する第２の工程、
該窒化膜をマスクにして、半導体基板と同じ導電型の不
純物を打ち込む第３の工程、半導体基板表面に第２の酸
化膜を成長させる第４の工程、上記窒化膜を除去する第
５の工程、上記第１の酸化膜を除去する第６の工程、半
導体基板表面に半導体基板とは導電型の異なる不純物を
含むシリコン膜と、シリサイド膜又は金属膜と、酸化膜
との積層膜を堆積させる第７の工程、該積層膜を分離す
る第８の工程、上記第２の酸化膜によって囲まれた半導
体基板領域の内側を開口する有機膜を形成する第９の工
程、半導体基板とは導電型の異なる不純物を打ち込み、
拡散層を形成する第１０の工程、上記有機膜を除去する
第１１の工程、上記分離した積層膜の側壁にのみ側壁絶
縁膜を形成する第１２の工程、露出した半導体基板表面
に溝を形成し、上記拡散層を分離する第１３の工程、該
溝の表面に絶縁膜を形成する第１４の工程及び少なくと
も該絶縁膜上にゲート電極を形成する第１５の工程を有
することを特徴とする半導体装置の製造方法。
【請求項１３】第１導電型の半導体基板表面の所望の領
域を囲み、かつ、該所望の領域との境界近傍が他の部分
より薄い素子間分離用絶縁膜を形成する工程、該所望の
領域に第１導電型とは導電型の異なる第２導電型の拡散
層を形成する工程及び上記所望の領域の所定の方向に配
置された上記素子間分離用絶縁膜の薄い部分を除去し、
素子間分離用絶縁膜と上記拡散層との間に間隙を形成す
る工程を有し、請求項１又は２記載の半導体装置を作成
することを特徴とする半導体装置の製造方法。
【請求項１４】第１導電型の半導体基板表面に第１の酸
化膜を成長させる第１の工程、該第１の酸化膜の表面に
第１の窒化膜を堆積させて所望の形状に加工する第２の
工程、半導体基板表面に第２の酸化膜を成長させる第３
の工程、半導体基板表面に第２の窒化膜を堆積する第４
の工程、上記第１の窒化膜の側壁にのみ、上記第２の窒
化膜を残す第５の工程、上記第１及び第２の窒化膜をマ
スクにして、半導体基板と同じ導電型の不純物を打ち込
む第６の工程、半導体基板表面に第３の酸化膜を成長さ
せる第７の工程、上記第１及び第２の窒化膜を除去する
第８の工程、上記第１の酸化膜を除去する第９の工程、
半導体基板表面に半導体基板とは導電型の異なる不純物
を含むシリコン膜と、シリサイド膜又は金属膜と、酸化
膜との積層膜を堆積させる第１０の工程、該積層膜を分
離する第１１の工程、積層膜の分離によって露出した半
導体基板表面に、半導体基板とは導電型の異なる不純物
を打ち込み、拡散層を形成する第１２の工程、上記積層
膜の側壁にのみ絶縁膜を形成し、第２の酸化膜のみを除
去する第１３の工程、露出した半導体基板表面に溝を形
成し、上記拡散層を分離する第１４の工程、該溝の表面
にゲート絶縁膜を形成する第１５の工程及びゲート電極
を形成する第１６の工程を有することを特徴とする半導
体装置の製造方法。
【請求項１５】第１導電型の半導体基板表面の所望の領
域に、エッチング耐性のある第１の材料の膜を形成する
工程、該第１の材料の膜の側壁に、エッチング耐性があ
る第２の材料の膜を形成する工程、上記第１及び第２の
材料の膜をマスクにして、半導体基板に第１の凹部を形
成する工程、上記第２の材料の膜を除去する工程、上記
第１の材料の膜をマスクにして、再び半導体基板に所望
の深さの第２の凹部を形成する工程、上記第１及び第２
の凹部に素子間分離用絶縁膜を埋める工程、上記所望の
領域の所望の位置に、第１導電型とは導電型の異なる第
２導電型の拡散層を形成する工程及び上記所望の領域の
所定の方向に配置された上記素子間分離用絶縁膜を第２
の凹部の深さだけ除去し、その部分の素子間分離用絶縁
膜と上記拡散層との間に間隙を形成する工程を有し、請
求項１又は２記載の半導体装置を作成することを特徴と
する半導体装置の製造方法。
【請求項１６】第１導電型の半導体基板表面に第１の酸
化膜を成長させる第１の工程、該第１の酸化膜の表面に
窒化膜を堆積させて所望の形状に加工する第２の工程、
該窒化膜の側壁にのみ第２の酸化膜を形成する第３の工
程、上記窒化膜と上記第２の酸化膜をマスクにして、半
導体基板を掘り、第１の凹部を形成する第４の工程、上
記第２の酸化膜のみを除去する第５の工程、上記窒化膜
をマスクにして再び半導体基板を掘り、所定の深さの第
２の凹部を形成する第６の工程、上記第１及び第２の凹
部の側壁と底部に半導体基板と同じ導電型の不純物層を
形成する第７の工程、上記第１及び第２の凹部を埋める
第３の酸化膜を堆積する第８の工程、該第３の酸化膜を
基板表面に体して平坦にする第９の工程、上記窒化膜を
除去する第１０の工程、上記第１の酸化膜を除去する第
１１の工程、半導体基板表面に半導体基板とは導電型の
異なる不純物を含むシリコン膜と、シリサイド膜又は金
属膜と、酸化膜との積層膜を堆積させる第１２の工程、
該積層膜を分離する第１３の工程、積層膜の分離によっ
て露出した半導体基板表面に、半導体基板とは導電型の
異なる不純物を打ち込み、拡散層を形成する第１４の工
程、上記積層膜の側壁にのみ側壁絶縁膜を形成し、上記
第３の酸化膜を上記第２の凹部の深さだけ除去する第１
５の工程、露出した半導体基板表面に溝を形成し、上記
拡散層を分離する第１６の工程、該溝の表面に絶縁膜を
形成する第１７の工程及びゲート電極を形成する第１８
の工程を有することを特徴とする半導体装置の製造方
法。