JPH0833760B2 - フィードバック制御を受けるシステムを制御するための制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、増幅器またはサーボ機構のようなフィード
バック制御を受けるシステム用の制御回路に係わる。

少なくとも１つのフィードバックループを備えたこの
種の回路は、順方向経路と帰還ループとによって導入さ
れる位相差のために安定性に欠陥がある。このことは、
出力トランスが組み込まれた増幅器、例えば、容量性負
荷によって、またはその切り換えモード操作が誘導子ま
たはコンデンサを使用してのフィルタ処理を要求するＤ
クラス増幅器によって発振が生じ得る場合に当てはま
る。もし特定の周波数における位相変換が360°に達し
たならば、このシステムは発振する。システムの発振
は、（精度に直接影響する）フィードバック及び通過域
の使用可能量を制限する。このシステムは、特定の公知
の要求、特にナイキスト（Nyquist）の基準を満足する
必要がある。

本発明の１つの目的は、安定性を低下させることなく
高精度を与える制御回路を提供することである。

本発明は、入力信号と補正信号とを加算して制御信号
を送出する第１の加算器を有する、増幅器のようなフィ
ードバック制御を受けるシステムを制御するための制御
回路であって、前記補正信号が、前記システムの出力信
号と前記入力信号との差を表す差信号を送出する増幅器
と、前記差信号及び前記入力信号と前記差信号及び前記
入力信号を90°位相シフトすることにより得られた信号
とを夫々受信し、同期式検出と該検出に次ぐ積分とを共
に実行し第１の変調信号と第２の変調信号とを夫々与え
る２つのプロセッサとを具備してなる補正器の出力であ
り、該補正器が更に入力に前記第１、第２の変調信号を
受信し、これらを加算することにより、出力から前記補
正信号を送出する第２の加算器を備えることを特徴とす
る。

上記構成によれば、まず前記システムの出力信号と前
記入力信号との差を表す差信号が作られ、次いでこの差
信号及び入力信号から第１の変調信号が、またこの差信
号及び入力信号を90°位相シフトすることにより得られ
た信号とから第２の変調信号とが、共に同期式検出と該
検出に次ぐ積分とを介して作られる。得られた第１の変
調信号と第２の変調信号とが加算され補正信号とされ、
更にこれが、入力信号に加算され、最終的な制御信号と
なる。

本発明によれば、このように、差信号及び入力信号か
ら第１の変調信号を、またこの差信号及び入力信号を90
°位相シフトすることにより得られた信号から第２の変
調信号を夫々作り、これを加算して補正信号としている
ので、安定性を損なうことなく高精度は制御を行うこと
が可能となる。

以下、添付の図面の参照及び非限定的な実施例による
本発明の実施態様の説明から、本発明の目的及び特徴は
より詳細に明らかとなるであろう。

実施例 １つ以上の図に含まれる構成部分は常に同じ参照番号
を有する。

第１図に示した本発明の制御回路は、入力振幅３及び
補正信号４から制御信号２を生成する加算器１を包含し
ている。次いで制御信号は増幅器５に供給され、増幅器
５の出力は制御されるべきシステム６を駆動する。この
システムは、出力信号７の形態の制御情報を発信する。
補正信号４は、入力信号と出力信号とを組み合わせる補
正器８内で生成される。

第２図に示した補正器８は、誤差増幅器９の形態の入
力段を包含している。誤差増幅器９は、入力信号３と出
力信号７との差を表わす誤差信号10を生成する。この誤
差信号は、変調信号13及び14を生成する２つのプロセッ
サ11及び12を駆動する。次いでこれら２つの変調信号は
加算器15内で加えられ、加算器15の出力信号は補正信号
４となる。

第３図に示した別の補正器８は更に、誤差増幅器９か
らの出力信号を受信し且つ誤差信号10を生成する周波数
選択増幅器30を包含している。この周波数選択増幅器30
は入力信号３の基本周波数に同調されており、誤差増幅
器９の出力に存在する調波周波数を除波する。

第４図に示したプロセッサは、入力信号３を受信し且
つ移相信号を誤差抽出器20へ発信する移送器16を包含し
ている。誤差抽出器20は誤差信号10も受信し、第１の実
施態様においては、その入力に与えられる２つの信号の
積を形成し且つ抽出信号29を発信するアナログ式乗算器
である。第５図に示した第２の実施態様においては、誤
差抽出器20は、第６図に示した周期信号18からそれと同
じ周期を有する方形波論理信号19を生成する信号整形器
31を包含している。この方形波信号は、同期式検出器33
の論理入力に供給される。この検出器の機能を第７図に
模式的に表した。検出器33は論理入力とアナログ入力と
を有しており、その出力においては、もし論理入力23が
作動化されているならばアナログ入力に与えられた信号
22を発信し、もし論理入力23が作動化されていないなら
ば信号22の相補信号を発信する。もし入力信号22が正弦
波であり且つ論理入力に与えられた信号が同じ周波数で
あるならば、出力信号21の平均値24はこれら２つの信号
間の移相の余弦に比例する。

誤差信号10は同期式検出器33のアナログ入力に与えら
れ、この検出器からの出力は増幅器25に供給される。

１つの実施態様においてはこの増幅器は積分器であ
り、他の実施態様においては高利得増幅器であり且つ低
域フィルタを包含する。いずれの場合にも時定数は、入
力信号３の周期よりはるかに大きくなるように選択す
る。

最後にこのプロセッサは、移相器16からの移相信号18
と増幅器25からの出力信号との積を形成する乗算器26を
包含しており、この結果は変調信号13及び14となる。

第８図に示したプロセッサの実施態様においては、乗
算器はチョッパに置き換えられている。この図において
移相器16と誤差抽出器20との間の破線は、誤差抽出器が
アナログ式乗算器である場合を表しており、信号整形器
31を誤差抽出器20に結ぶ実線は、誤差抽出器が同期式検
出器である場合を表している。チョッパは、論理入力及
びアナログ入力を有し且つその論理入力が作動化されて
いるならばそのアナログ入力に与えられた信号をその出
力に移送し、そうでないならば何もしないアナログスイ
ッチ27を包含している。増幅器25からの出力信号はアナ
ログ入力に与えられ、信号整形器31からの出力信号はそ
の論理入力に与えられる。低域フィルタ28は、DC成分及
び調波周波数を除去し且つ信号整形器31からの出力信号
の基本周波数のみを保持するように、アナログスイッチ
27の出力に備えられている。

１つの特定の実施態様においては、第１のプロセッサ
は前記の通りであり、その移相器は90°の位相変換を導
入し、例えば第２のプロセッサは、移相器を全く含まな
いことを除き同一である。より一般的には、各々が異な
る位相変換を生成する移相器を包含する２つのプロセッ
サを使用することができる。

このようにして、この制御回路は、制御信号２の位相
及び振幅に作用する２つの変調信号13及び14を入力信号
３に加えることによりベクトル補正を与え得ることは明
らかである。

加算器１（第１図）及び加算器15（第２図）は、説明
を明確にするために２つの別個の装置として示してある
が、３つの入力を備えた単一の装置に組合せ得ることは
明らかである。

以上本発明の種々の構成部分を説明したが、次にその
操作についてより詳細に説明する。

制御回路がオンに切り換えられたときには補正信号４
はなく、従って入力信号３は増幅器５の入力に存在す
る。制御されるべきシステム６は出力信号７を生成す
る。誤差増幅器９は誤差信号10を生成し、誤差信号10
は、必要によってはフィルタにかけられた後に各プロセ
ッサ11及び12に与えられる。

各プロセッサにおいては、増幅器25の出力における電
圧は誤差信号とともに変化する。この電圧は、入力信号
を補正し、誤差信号の振幅を小さくするために乗算器26
に与えられる。もし増幅器25が積分器であるならば、そ
の出力はゼロ誤差を表わす平衡値に次第によりゆっくり
と近づいて行く。もし増幅器が低域フィルタを包含して
いるのであれば、誤差は消去されないが、誤差が該装置
の仕様の範囲内にあるように十分に高く選択することが
できる増幅器の利得の逆数に比例する。

制御されるべきシステム６に変更がなされると（例え
ば増幅器の場合には負荷の変更）、プロセッサは上記の
ように反応する。

一方のプロセッサになされた配慮は他方へも適用さ
れ、従って２つのプロセッサの組合せによって、誤差信
号の両成分を消去したり、または満足の行く程度にまで
小さくすることが可能となる。このようにして前述の目
的は達成される。

制御回路の感受性エレメントは増幅器９であることに
留意することは重要である。他の素子、特に乗算器及び
移相器に起因する誤差はループによって補償されるの
で、制御回路の精度を決定するのは増幅器９の精度であ
る。特に、周波数選択増幅器30によって惹起される位相
回転は何の効果もない。

本発明の制御回路は、サーボ制御増幅器、特に配電網
を保護及び監視するのに使用される増幅器に適用され
る。この種の増幅器は極めて高い電力利得を有し、容量
性除算器によって生成された数mWの信号を50または100v
Aのレベルにまで増幅する。これらの増幅器は、保護機
能を有しており、従って３％の精度を高速度と組み合わ
せる必要があり、更に、長い積分周期にわたって0.2％
の精度を要求する測定機能も有する。

更に本発明の制御回路は、サーボ機構のような制御シ
ステムにも適用される。

制御回路の１つの実施態様においては、前述した全て
の配慮が適用される。この装置は更に、入力信号３を受
信するフィルタのような４端子網37を備えている。第９
図に示した第１の実施態様においては、このフィルタ
は、入力信号３の代わりに加算器１に与えられる出力信
号を生成する。

第10図に示した第２の実施態様においては、フィルタ
37からの出力信号は上述のごとく加算器１に与えられる
が、更に入力信号３の代わりに両プロセッサ11及び12の
移相器16の入力にも与えられる。

フィルタ37は高域フィルタであり、例えば過渡条件下
に入力信号３中に存在し得る不必要なDCまたは非同調成
分を消去する。

容量性除算器によって配電線の高電圧を測定する場合
には、除算器の出力信号は制御回路の入力信号３を構成
し、このような不必要な成分を包含し得る。特に遮断器
が引はずしされた後に配電線が開路である場合には、こ
の配電線は極めて高い時定数を有する。もし装置が、こ
の時定数に比較して短い時間内で再度作動化されるなら
ば、測定電圧より小さい高電圧と等しい電圧を受容する
容量性除算器のコンデンサは放電されず、この除算器か
らの出力信号は測定信号自体の和であり、またコンデン
サの放電の典型的な指数関数的に小さくなる振幅を有す
るスプリアス信号である。

フィルタ37は、このスプリアス信号及びそれに付随す
る全ての欠点を解消することができる。

【図面の簡単な説明】

第１図は本発明のフィードバック制御を受けるシステム
を制御するための制御回路のブロック図、第２図は補正
器の図、第３図は他の補正器の図、第４図はプロセッサ
の図、第５図は誤差抽出器の１つの実施態様の図、第６
図は信号整形器の機能を示す図、第７図は同期式検出器
の機能を示す図、第８図は他のプロセッサの図、第９図
はフィードバック制御を受けるシステムを制御するため
の制御回路の１つの実施態様の図、第10図はフィードバ
ック制御を受けるシステムを制御するための制御回路の
第２の実施態様の図である。 ２……制御信号、３……入力信号、４……補正信号、５
……増幅器、６……制御されるべきシステム、７……出
力信号、８……補正器、９……誤差増幅器、10……誤差
信号、11,12……プロセッサ、13,14……変調信号、15…
…加算器、20……誤差抽出器、26……乗算器、28……低
域フィルタ、29……抽出信号、30……周波数選択増幅
器、31……信号整形器、33……同期式検出器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号（３）と補正信号（４）とを加算
   して制御信号（２）を送出する第１の加算器（１）を有
   する、増幅器のようなフィードバック制御を受けるシス
   テム（６）を制御するための制御回路であって、前記補
   正信号が、前記システム（６）の出力信号（７）と前記
   入力信号（３）との差を表す差信号（10）を送出する増
   幅器（９）と、前記差信号及び前記入力信号と前記差信
   号及び前記入力信号を90°位相シフトすることにより得
   られた信号とを夫々受信し、同期式検出と該検出に次ぐ
   積分とを共に実行し第１の変調信号（13）と第２の変調
   信号（14）とを夫々与える２つのプロセッサ（11,12）
   とを具備してなる補正器（８）の出力であり、該補正器
   が更に入力に前記第１、第２の変調信号を受信し、これ
   らを加算することにより、出力から前記補正信号（４）
   を送出する第２の加算器（15）を備えることを特徴とす
   るフィードバック制御を受けるシステムを制御するため
   の制御回路。