JPH0482407A - デジタル型信号発生装置 - Google Patents
デジタル型信号発生装置Info
- Publication number
- JPH0482407A JPH0482407A JP2197538A JP19753890A JPH0482407A JP H0482407 A JPH0482407 A JP H0482407A JP 2197538 A JP2197538 A JP 2197538A JP 19753890 A JP19753890 A JP 19753890A JP H0482407 A JPH0482407 A JP H0482407A
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- JP
- Japan
- Prior art keywords
- frequency
- output
- signal
- clock signal
- digital signal
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＤＤＳ （デジタル・ダイレクト・シンセサイ
ザ）技術を用いたデジタル型信号発生装置に関し、更に
詳しくは、クロック信号系統の改善に関する。
ザ）技術を用いたデジタル型信号発生装置に関し、更に
詳しくは、クロック信号系統の改善に関する。
〈従来の技術〉
デジタル型信号発生装置では、ＤＤＳ技術が広く用いら
れている。
れている。
第３図はこのようなりＤＳ技術を用いたデジタル型信号
発生装置の概略ブロック図である。図において、加算器
１の一方の入力端子にはＮビットの周波数データが入力
され、他方の入力端子には該加算器１の出力データがカ
ウンタ２を介して入力されている。該ラッチ２の出力デ
ータはメモリ３に格納されている正弦波データを読み出
すアドレスとして入力されている。該メモリ３から読み
出される正弦波データはＤ／Ａ変換器４に入力されてア
ナログ波形信号に変換される。そして、該アナログ波形
信号はローパスフィルタ５を介して外部に出力される。
発生装置の概略ブロック図である。図において、加算器
１の一方の入力端子にはＮビットの周波数データが入力
され、他方の入力端子には該加算器１の出力データがカ
ウンタ２を介して入力されている。該ラッチ２の出力デ
ータはメモリ３に格納されている正弦波データを読み出
すアドレスとして入力されている。該メモリ３から読み
出される正弦波データはＤ／Ａ変換器４に入力されてア
ナログ波形信号に変換される。そして、該アナログ波形
信号はローパスフィルタ５を介して外部に出力される。
ところで、従来から、このようなりＤＳにおける加算器
１としては、構成が簡単なこと及び高速動作が実現でき
ることから、バイナリ型が用いられている。
１としては、構成が簡単なこと及び高速動作が実現でき
ることから、バイナリ型が用いられている。
従って、アナログ波形出力としてＩＨｚの分解能を得よ
うとする場合には、ラッチ２に人力されるクロック信号
ＣＬＫの周波数を２″Ｈｚ （ｎ≧２）に設定しなけれ
ばならない。
うとする場合には、ラッチ２に人力されるクロック信号
ＣＬＫの周波数を２″Ｈｚ （ｎ≧２）に設定しなけれ
ばならない。
〈発明が解決しようとする課題〉
しかし、−船釣な高周波測定器の基準周波数は１０ＭＨ
ｚに設定されていることから、上述のような周波数２７
Ｈｚ （ｎ≧２）のクロック信号で駆動されるＤＤＳ
を含むデジタル型信号発生装置を用いた場合には他の測
定器との完全な同期が取れなくなってしまうという問題
がある。
ｚに設定されていることから、上述のような周波数２７
Ｈｚ （ｎ≧２）のクロック信号で駆動されるＤＤＳ
を含むデジタル型信号発生装置を用いた場合には他の測
定器との完全な同期が取れなくなってしまうという問題
がある。
本発明はこのような点に着目してなされたものであり、
その目的は、基準周波数が１０ＭＨｚの測定器との完全
な同期が取れるバイナリ型の加算器を用いたＤＤＳを含
むデジタル型信号発生装置を提供することにある。
その目的は、基準周波数が１０ＭＨｚの測定器との完全
な同期が取れるバイナリ型の加算器を用いたＤＤＳを含
むデジタル型信号発生装置を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、
バイナリ型の加算器を用いたＤＤＳを含むデジタル型信
号発生装置において、ＤＤＳのクロック信号系統が、 １０ＭＨｚの基準クロックを２７Ｈｚに分周する第１の
分周器と、 該第１の分周器の出力を一方の入力とする位相比較器と
、 該位相比較器の出力に基づいて２・Ｈｚの信号を出力す
る発振器と、 該発振器の出力を２７Ｈｚに分周して前記位相比較器の
他方の入力端子に人力する第２の分周器、とで構成され
たことを特徴とするものである。
号発生装置において、ＤＤＳのクロック信号系統が、 １０ＭＨｚの基準クロックを２７Ｈｚに分周する第１の
分周器と、 該第１の分周器の出力を一方の入力とする位相比較器と
、 該位相比較器の出力に基づいて２・Ｈｚの信号を出力す
る発振器と、 該発振器の出力を２７Ｈｚに分周して前記位相比較器の
他方の入力端子に人力する第２の分周器、とで構成され
たことを特徴とするものである。
く作用〉
本発明のデジタル型信号発生装置によれば、ＤＤＳのク
ロック信号として、１０ＭＨｚに同期した２“Ｈｚの信
号が生成される。
ロック信号として、１０ＭＨｚに同期した２“Ｈｚの信
号が生成される。
これにより、バイナリ型の加算器を用いたＤＤＳを含む
デジタル型信号発生装置と基準周波数が１０ＭＨｚの測
定器との完全な同期を取ることができる。
デジタル型信号発生装置と基準周波数が１０ＭＨｚの測
定器との完全な同期を取ることができる。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明に係るデジタル型信号発生装置で用いる
クロック信号系統の一実施例を示すブロック図であり、
１０ＭＨｚ−２７ Ｘ２５Ｈｚの関係に着目したもので
ある。図において、ＩＯＭＨ２の基準クロックは第１の
分周器６に入力され、２７Ｈｚに分周されて位相比較器
７の一方の入力端子に入力される。該位相比較器７の出
力はローパスフィルタ８を介して２７Ｈｚの信号を出力
する発振器８に入力される。該発振器９としては電圧制
御型周波数可変水晶発振器（ＶＣＸＯ）を用いる。該発
振器９の出力は出力端子１０に出力されるとともに第２
の分周器１１に人力される。該第２の分周器１１は発振
器８の２７Ｈｚの信号を２７Ｈｚに分周して前記位相比
較器７の他方の入力端子に入力する。なお、該クロック
信号系統は位相同期ループ（ＰＬＬ）を形成している。
クロック信号系統の一実施例を示すブロック図であり、
１０ＭＨｚ−２７ Ｘ２５Ｈｚの関係に着目したもので
ある。図において、ＩＯＭＨ２の基準クロックは第１の
分周器６に入力され、２７Ｈｚに分周されて位相比較器
７の一方の入力端子に入力される。該位相比較器７の出
力はローパスフィルタ８を介して２７Ｈｚの信号を出力
する発振器８に入力される。該発振器９としては電圧制
御型周波数可変水晶発振器（ＶＣＸＯ）を用いる。該発
振器９の出力は出力端子１０に出力されるとともに第２
の分周器１１に人力される。該第２の分周器１１は発振
器８の２７Ｈｚの信号を２７Ｈｚに分周して前記位相比
較器７の他方の入力端子に入力する。なお、該クロック
信号系統は位相同期ループ（ＰＬＬ）を形成している。
第２図は第１図のクロック信号系統を用いたＤＤＳを含
むデジタル型信号発生装置の一実施例を示すブロック図
であり、第１図及び第３図と共通の部分には同一の符号
を付けてそれらの再度の説明は省略する。第２図では、
加算器１には２４ビツトの周波数データを加え、加算器
１及びラッチ２として２４ビツト構成のものを用いる。
むデジタル型信号発生装置の一実施例を示すブロック図
であり、第１図及び第３図と共通の部分には同一の符号
を付けてそれらの再度の説明は省略する。第２図では、
加算器１には２４ビツトの周波数データを加え、加算器
１及びラッチ２として２４ビツト構成のものを用いる。
ここで、周波数データの最下位ビットがＩＨｚに対応し
、それから上位になるのに従７て２１２２ ・・・２２
３Ｈｚに対応することになる。メモリ３のアドレスとし
てはラッチ３の出力データの上位１２ビツトを入力し、
メモリ３から８ビツトの波形データをＤ／Ａ変換器４に
出力する。
、それから上位になるのに従７て２１２２ ・・・２２
３Ｈｚに対応することになる。メモリ３のアドレスとし
てはラッチ３の出力データの上位１２ビツトを入力し、
メモリ３から８ビツトの波形データをＤ／Ａ変換器４に
出力する。
一方、第１図のクロック信号系統から、クロックとして
２ ”Ｈｚ （−１６，７７７２１６ＭＨ２）の信号を
ラッチ２及びＤ／Ａ変換器４に入力する。これにより、
アナログ出力波形として、ＩＨｚ分解能テ２ ”Ｈ２〜
２２２Ｈｚの信号が得られる。
２ ”Ｈｚ （−１６，７７７２１６ＭＨ２）の信号を
ラッチ２及びＤ／Ａ変換器４に入力する。これにより、
アナログ出力波形として、ＩＨｚ分解能テ２ ”Ｈ２〜
２２２Ｈｚの信号が得られる。
なお、２ ”Ｈｚ （＝１６．７７７２１６ＭＨ２）の
りＤ ツクを生成するクロック信号系統のＰＬＬの基準
周波数は２７Ｈｚ （＝１２８Ｈｚ＞と低くなっている
が、出力に必要としている周波数か一定であることから
十分感度の低い電圧制御型周波数可変水晶発振器が使用
でき、更に電圧制御型周波数可変水晶発振器自身のＳＳ
Ｂノイズも非常に低いことからループ帯域を十分狭くて
きるので、実用上問題を生しる恐れはない。
りＤ ツクを生成するクロック信号系統のＰＬＬの基準
周波数は２７Ｈｚ （＝１２８Ｈｚ＞と低くなっている
が、出力に必要としている周波数か一定であることから
十分感度の低い電圧制御型周波数可変水晶発振器が使用
でき、更に電圧制御型周波数可変水晶発振器自身のＳＳ
Ｂノイズも非常に低いことからループ帯域を十分狭くて
きるので、実用上問題を生しる恐れはない。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、基準周波
数が１０ＭＨｚの測定器との完全な同期が取れるバイナ
リ型の加算器を用いたＤＤＳを含むデジタル型信号発生
装置を提供することができる。
数が１０ＭＨｚの測定器との完全な同期が取れるバイナ
リ型の加算器を用いたＤＤＳを含むデジタル型信号発生
装置を提供することができる。
第１図は本発明に係るデジタル型信号発生装置で用いる
クロック信号系統の一実施例を示すブロック図、第２図
は第１図のクロック信号系統を用いたＤＤＳを含むデジ
タル型信号発生装置の一実施例を示すブロック図、第３
図Ｇ；ｊ Ｄ Ｄ Ｓ技術を用′いたデジタル型信号発
生装置の概略ブロック図である。 １・・・加算器 ２・・・ラッチ ３・・・メモリ
４・・・Ｄ／Ａ変換器 ５・・・ローパスフィルタ６
・・・第１分周器 ７・・・位相比較器８・・・ロ
ーパスフィルタ ９・・・発振器１１・・・第２分周
器。
クロック信号系統の一実施例を示すブロック図、第２図
は第１図のクロック信号系統を用いたＤＤＳを含むデジ
タル型信号発生装置の一実施例を示すブロック図、第３
図Ｇ；ｊ Ｄ Ｄ Ｓ技術を用′いたデジタル型信号発
生装置の概略ブロック図である。 １・・・加算器 ２・・・ラッチ ３・・・メモリ
４・・・Ｄ／Ａ変換器 ５・・・ローパスフィルタ６
・・・第１分周器 ７・・・位相比較器８・・・ロ
ーパスフィルタ ９・・・発振器１１・・・第２分周
器。
Claims (1)
- 【特許請求の範囲】 バイナリ型の加算器を用いたＤＤＳを含むデジタル型信
号発生装置において、ＤＤＳのクロック信号系統が、 １０ＭＨｚの基準クロックを２＾７Ｈｚに分周する第１
の分周器と、 該第１の分周器の出力を一方の入力とする位相比較器と
、 該位相比較器の出力に基づいて２＾ｎＨｚの信号を出力
する発振器と、 該発振器の出力を２＾７Ｈｚに分周して前記位相比較器
の他方の入力端子に入力する第２の分周器、とで構成さ
れたことを特徴とするデジタル型信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197538A JPH0482407A (ja) | 1990-07-25 | 1990-07-25 | デジタル型信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197538A JPH0482407A (ja) | 1990-07-25 | 1990-07-25 | デジタル型信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482407A true JPH0482407A (ja) | 1992-03-16 |
Family
ID=16376143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197538A Pending JPH0482407A (ja) | 1990-07-25 | 1990-07-25 | デジタル型信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088765A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | 搬送波発生回路 |
| JP2010010773A (ja) * | 2008-06-24 | 2010-01-14 | Kyoraku Sangyo Kk | Ｐｌｌ制御装置及びｐｌｌ制御方法 |
-
1990
- 1990-07-25 JP JP2197538A patent/JPH0482407A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088765A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | 搬送波発生回路 |
| JP2010010773A (ja) * | 2008-06-24 | 2010-01-14 | Kyoraku Sangyo Kk | Ｐｌｌ制御装置及びｐｌｌ制御方法 |
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