JPH0834171B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0834171B2 JPH0834171B2 JP60261856A JP26185685A JPH0834171B2 JP H0834171 B2 JPH0834171 B2 JP H0834171B2 JP 60261856 A JP60261856 A JP 60261856A JP 26185685 A JP26185685 A JP 26185685A JP H0834171 B2 JPH0834171 B2 JP H0834171B2
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- semiconductor device
- manufacturing
- mirror
- semiconductor
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Description
【発明の詳細な説明】 （発明の技術分野） 本発明は、２枚の半導体基板を直接接着して得られる
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
本発明者らは、２枚の半導体基板の直接接着により１
枚の半導体ウェーハを得る技術を先に提案している。鏡
面研磨した２枚の半導体基板の研磨面同士を、実質的に
異物の介在しない状態で清浄な雰囲気下で接触させると
強く接着し、これを200℃、好ましくは1000℃以上で熱
処理すると極めて強固に一体化された半導体ウェーハが
得られるものである。この直接接着技術を利用すると、
従来のエピタキシャル・ウェーハと同等の優れた接合部
をするウエーハやあるいはエピタキシャル法では得られ
ないようなウェーハが極めて簡便に得られる。実際に本
発明者等はこの技術を種々の半導体素子に適用して大き
い成果が得られることを確認している。
枚の半導体ウェーハを得る技術を先に提案している。鏡
面研磨した２枚の半導体基板の研磨面同士を、実質的に
異物の介在しない状態で清浄な雰囲気下で接触させると
強く接着し、これを200℃、好ましくは1000℃以上で熱
処理すると極めて強固に一体化された半導体ウェーハが
得られるものである。この直接接着技術を利用すると、
従来のエピタキシャル・ウェーハと同等の優れた接合部
をするウエーハやあるいはエピタキシャル法では得られ
ないようなウェーハが極めて簡便に得られる。実際に本
発明者等はこの技術を種々の半導体素子に適用して大き
い成果が得られることを確認している。
本発明は上記した直接接着技術を発展させたもので、
新たな素子応用を可能とする半導体装置の製造方法を提
供することを目的とする。
新たな素子応用を可能とする半導体装置の製造方法を提
供することを目的とする。
本発明にかかる半導体装置の製造方法は、上記した直
接接着技術によるものであって、接着させるべき鏡面研
磨面同士を意図的に結晶格子不整合の状態で接着させた
ことを特徴とする。
接接着技術によるものであって、接着させるべき鏡面研
磨面同士を意図的に結晶格子不整合の状態で接着させた
ことを特徴とする。
本発明による半導体装置の製造方法では、接着界面に
極薄いアモルファス状態の層が形成される。これは本発
明者等が今回初めて見出したものであり、本発明はこの
ようにアモルファス状態の層が介在された状態のウェー
ハを積極的に素子に応用しようとするものである。
極薄いアモルファス状態の層が形成される。これは本発
明者等が今回初めて見出したものであり、本発明はこの
ようにアモルファス状態の層が介在された状態のウェー
ハを積極的に素子に応用しようとするものである。
本発明によれば、例えば一体化する半導体基板の一方
をｐ型，他方をｎ型とし、得られたウェーハの接着界面
のアモルファス層をトンネル絶縁膜として、ヘテロ接合
と同様のキャリア注入特性を実現することができる。即
ち絶縁膜は、その障壁の高さ、厚みによりトンネル確率
が決まるが、良く知られているように電子と正孔とでは
トンネル確率が異なる。従ってｐ型基板とｎ型基板を一
体化してその界面にトンネル絶縁膜を設けると、ｐ型層
からｎ型層への正孔注入効率とｎ型層からｐ型層へ電子
注入効率とが異なる値になる。このpn接合を例えばエミ
ッタ・ベース接合としてバイポーラトランジスタを構成
すれば、ヘテロ接合トランジスタと同様の原理で高い電
流増幅率が得られる。ヘテロ接合は異種半導体の接合で
あるため、欠陥等のない状態で理想的なヘテロ接合を形
成することは、結晶成長技術の進んだ現在でも非常に難
しいが、本発明によれば極めて簡便にヘテロ接合と同様
の機能を持つ接合ウェーハを得ることができる。
をｐ型，他方をｎ型とし、得られたウェーハの接着界面
のアモルファス層をトンネル絶縁膜として、ヘテロ接合
と同様のキャリア注入特性を実現することができる。即
ち絶縁膜は、その障壁の高さ、厚みによりトンネル確率
が決まるが、良く知られているように電子と正孔とでは
トンネル確率が異なる。従ってｐ型基板とｎ型基板を一
体化してその界面にトンネル絶縁膜を設けると、ｐ型層
からｎ型層への正孔注入効率とｎ型層からｐ型層へ電子
注入効率とが異なる値になる。このpn接合を例えばエミ
ッタ・ベース接合としてバイポーラトランジスタを構成
すれば、ヘテロ接合トランジスタと同様の原理で高い電
流増幅率が得られる。ヘテロ接合は異種半導体の接合で
あるため、欠陥等のない状態で理想的なヘテロ接合を形
成することは、結晶成長技術の進んだ現在でも非常に難
しいが、本発明によれば極めて簡便にヘテロ接合と同様
の機能を持つ接合ウェーハを得ることができる。
また本発明による半導体装置の製造方法は、接着界面
に形成されるアモルファス層を不純物ゲッタリング用と
して利用して各種の素子に応用することができる。
に形成されるアモルファス層を不純物ゲッタリング用と
して利用して各種の素子に応用することができる。
以下本発明の実施例を説明する。
第１図（ａ）〜（ｃ）は本発明をトランジスタに適用
した実施例の製造工程断面図である。（ａ）に示すよう
に、面方位（100）の第１のSi基板１と、面方位（111）
の第２のSi基板２を用意する。第１のSi基板１はn+型層
11,n-型層12,p型層13の３層構造であり、第２のSi基板
２はn+型層である。これら２枚の基板の接着すべき面は
表面粗さ50オングストーム以下に鏡面研磨されている。
この研磨面を、トリクレンによる脱脂→過酸化水素水と
硫酸の混合液による表面処理→王水処理と水洗→希弗酸
浸漬による自然酸化膜除去→水洗，乾燥の処理工程で清
浄化し、この後クラス２以下のクリーンな雰囲気下で実
質的に異物を介在させることなく研磨面同士を接触さ
せ、 1100℃で１時間加熱処理して（ｂ）に示すように一体化
する。２枚の基板の接着界面３には後述するように30Å
程度のアモルファス層が形成されている。こうして得ら
れたnpnウェーハを用い、例えば第２の基板２側をラッ
ピングなどにより厚さを調整し、所定のパターンに加工
して、（ｃ）に示すようにエミッタ電極4,ベース電極５
およびコレクタ電極６を形成してトランジスタを完成す
る。
した実施例の製造工程断面図である。（ａ）に示すよう
に、面方位（100）の第１のSi基板１と、面方位（111）
の第２のSi基板２を用意する。第１のSi基板１はn+型層
11,n-型層12,p型層13の３層構造であり、第２のSi基板
２はn+型層である。これら２枚の基板の接着すべき面は
表面粗さ50オングストーム以下に鏡面研磨されている。
この研磨面を、トリクレンによる脱脂→過酸化水素水と
硫酸の混合液による表面処理→王水処理と水洗→希弗酸
浸漬による自然酸化膜除去→水洗，乾燥の処理工程で清
浄化し、この後クラス２以下のクリーンな雰囲気下で実
質的に異物を介在させることなく研磨面同士を接触さ
せ、 1100℃で１時間加熱処理して（ｂ）に示すように一体化
する。２枚の基板の接着界面３には後述するように30Å
程度のアモルファス層が形成されている。こうして得ら
れたnpnウェーハを用い、例えば第２の基板２側をラッ
ピングなどにより厚さを調整し、所定のパターンに加工
して、（ｃ）に示すようにエミッタ電極4,ベース電極５
およびコレクタ電極６を形成してトランジスタを完成す
る。
この実施例によるトランジスタは、エミッタ・ベース
接合部となる接着界面３に極薄いアモルファス層が形成
されている。このアモルファス層は半絶縁性であるが、
極めて薄いために抵抗成分としては殆ど無視することが
でき、トンネル絶縁膜として働く。即ちベースからエミ
ッタへの正孔注入効率に比べてエミッタからベースへの
電子注入効率の方が高い。このため、ヘテロ接合トラン
ジスタと同様の原理で高い電流増幅率が得られる。
接合部となる接着界面３に極薄いアモルファス層が形成
されている。このアモルファス層は半絶縁性であるが、
極めて薄いために抵抗成分としては殆ど無視することが
でき、トンネル絶縁膜として働く。即ちベースからエミ
ッタへの正孔注入効率に比べてエミッタからベースへの
電子注入効率の方が高い。このため、ヘテロ接合トラン
ジスタと同様の原理で高い電流増幅率が得られる。
第２図は第１図（ｂ）の一体化ウェーハの、接着界面
部の透過型電子顕微鏡写真である。この写真から明らか
なように接着界面部に30Å程度のアモルファス層が形成
されていることが分る。
部の透過型電子顕微鏡写真である。この写真から明らか
なように接着界面部に30Å程度のアモルファス層が形成
されていることが分る。
第３図（ａ）〜（ｃ）は他の実施例のトランジスタ製
造工程を示す断面図である。基本的な方法は先の実施例
と同様であり、従って第１図と対応する部分には第１図
と同一符号を付して詳細な説明は省略する。この実施例
では、ベース電極の取出しを容易にするために予め、第
２の基板２の鏡面研磨面に凹部７を形成している。この
様な基板を用いて先の実施例と同様の工程で（ｂ）に示
すように一体化ウェーハを形成し、これをラッピングし
て（ｃ）に示すように基板２を選択的にエミッタ領域に
のみ残し、ベースとなるｐ型層13を露出させる。そして
所定の電極を形成してトランジスタを完成する。
造工程を示す断面図である。基本的な方法は先の実施例
と同様であり、従って第１図と対応する部分には第１図
と同一符号を付して詳細な説明は省略する。この実施例
では、ベース電極の取出しを容易にするために予め、第
２の基板２の鏡面研磨面に凹部７を形成している。この
様な基板を用いて先の実施例と同様の工程で（ｂ）に示
すように一体化ウェーハを形成し、これをラッピングし
て（ｃ）に示すように基板２を選択的にエミッタ領域に
のみ残し、ベースとなるｐ型層13を露出させる。そして
所定の電極を形成してトランジスタを完成する。
この実施例によっても先の実施例と同様の効果が得ら
れる。
れる。
本発明は上記実施例に限られない。上記実施例では、
（100）面Si基板と（111）面Si基板と組合わせという、
面方位の異なる２枚の基板の接着により接着界面にアモ
ルファス層が形成されるようにしたが、要は結晶格子不
整合の状態で鏡面研磨面同士を接着させれば、同様の界
面状態が得られる。例えば２枚の基板の面方位が同じで
あっても、その面内で対応する結晶軸方位が互いにずれ
た状態で接着させれば、同様の界面状態が得られる。ま
た実施例では、２枚の基板として導電型の異なるものを
用いて、トンネル絶縁膜の電子と正孔のトンネル確率の
差を利用する素子に応用したが、同じ導電型の基板を用
いた場合にも本発明は有効である。その場合、接着界面
部に形成されるアモルファス層は例えば不純物ゲッタリ
ング等を行なうための層として有効に利用される。また
実施例ではSi基板を用いているが、GaAs,InPなど他の半
導体基板を用いた場合にも本発明を同様に適用すること
が可能である。
（100）面Si基板と（111）面Si基板と組合わせという、
面方位の異なる２枚の基板の接着により接着界面にアモ
ルファス層が形成されるようにしたが、要は結晶格子不
整合の状態で鏡面研磨面同士を接着させれば、同様の界
面状態が得られる。例えば２枚の基板の面方位が同じで
あっても、その面内で対応する結晶軸方位が互いにずれ
た状態で接着させれば、同様の界面状態が得られる。ま
た実施例では、２枚の基板として導電型の異なるものを
用いて、トンネル絶縁膜の電子と正孔のトンネル確率の
差を利用する素子に応用したが、同じ導電型の基板を用
いた場合にも本発明は有効である。その場合、接着界面
部に形成されるアモルファス層は例えば不純物ゲッタリ
ング等を行なうための層として有効に利用される。また
実施例ではSi基板を用いているが、GaAs,InPなど他の半
導体基板を用いた場合にも本発明を同様に適用すること
が可能である。
第１図（ａ）〜（ｃ）は本発明の一実施例のトランジス
タ製造工程を示す図、第２図はそのウェーハ接着界面部
の結晶構造を示す透過型電子顕微鏡写真、第３図（ａ）
〜（ｃ）は他の実施例のトランジスタ製造工程を示す図
である。 １……（100）Si基板、２……（111）Si基板、３……接
着界面。
タ製造工程を示す図、第２図はそのウェーハ接着界面部
の結晶構造を示す透過型電子顕微鏡写真、第３図（ａ）
〜（ｃ）は他の実施例のトランジスタ製造工程を示す図
である。 １……（100）Si基板、２……（111）Si基板、３……接
着界面。
Claims (4)
- 【請求項１】２枚の半導体基板の鏡面研磨面同士を清浄
な雰囲気下で、意図的に結晶格子不整合の状態で接触さ
せ、熱処理して一体化し、前記鏡面研磨面間の接着界面
に極薄いアモルファス状態の層を形成することを特徴と
する半導体装置の製造方法。 - 【請求項２】前記２枚の半導体基板の鏡面研磨面の面方
位を異ならせて結晶格子不整合の状態を得るようにした
特許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記２枚の半導体基板の鏡面研磨面の面方
位を同じとし、面内での対応する結晶軸方位をずらして
重ねることにより結晶格子不整合の状態を得るようにし
た特許請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項４】前記２枚の半導体基板は少なくとも接着す
る部分の導電型が違いに異なるものである特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261856A JPH0834171B2 (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261856A JPH0834171B2 (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122119A JPS62122119A (ja) | 1987-06-03 |
| JPH0834171B2 true JPH0834171B2 (ja) | 1996-03-29 |
Family
ID=17367699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261856A Expired - Fee Related JPH0834171B2 (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834171B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703933B2 (ja) * | 1987-07-24 | 1998-01-26 | 株式会社東芝 | 接着半導体基板の製造方法 |
| US5451547A (en) * | 1991-08-26 | 1995-09-19 | Nippondenso Co., Ltd. | Method of manufacturing semiconductor substrate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2926741C2 (de) * | 1979-07-03 | 1982-09-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Feldeffekt-Transistor und Verfahren zu seiner Herstellung |
| JPH0758780B2 (ja) * | 1985-11-20 | 1995-06-21 | 富士通株式会社 | 半導体装置 |
-
1985
- 1985-11-21 JP JP60261856A patent/JPH0834171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122119A (ja) | 1987-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |