JPH0294632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0294632A JPH0294632A JP24801188A JP24801188A JPH0294632A JP H0294632 A JPH0294632 A JP H0294632A JP 24801188 A JP24801188 A JP 24801188A JP 24801188 A JP24801188 A JP 24801188A JP H0294632 A JPH0294632 A JP H0294632A
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- silicon
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波帯で使用される半導体装置の製造方法
、特にＡＧＣ，スイッチ等にもちいるＰＩＮダイオード
の製造方法に関する。
、特にＡＧＣ，スイッチ等にもちいるＰＩＮダイオード
の製造方法に関する。
ＰＩＮダイオードは、真性に近い高比抵抗半導体によっ
て分離された高濃度にドープされたｐ領域とｎ領域を有
した構造をもっている。超高周波帯において、順方向バ
イアスの場合、この真性に近い高比抵抗層（以下ｉ層と
呼ぶ）に画商濃度層からそれぞれキャリアが注入され、
非常に低いインピーダンスを示し、又逆方向バイアスの
場合は非常に高いインピーダンスをもっていること、ま
た、ｉ層によってきまる高周波抵抗がダイオードのバイ
アスの変化によって連続的に変化することを利用するも
のである。このバイアス電流対高周波抵抗の関係は下の
式によって表わされる。
て分離された高濃度にドープされたｐ領域とｎ領域を有
した構造をもっている。超高周波帯において、順方向バ
イアスの場合、この真性に近い高比抵抗層（以下ｉ層と
呼ぶ）に画商濃度層からそれぞれキャリアが注入され、
非常に低いインピーダンスを示し、又逆方向バイアスの
場合は非常に高いインピーダンスをもっていること、ま
た、ｉ層によってきまる高周波抵抗がダイオードのバイ
アスの変化によって連続的に変化することを利用するも
のである。このバイアス電流対高周波抵抗の関係は下の
式によって表わされる。
Ｒｄ ：＝Ｗ”／μτ工？
ここでＲｄは高周波抵抗、Ｗは高濃度ｐ層及びｎ層を分
離するｉ層の厚さ、μ、τはそれぞれキャリアの移動度
及びライフタイム、■、は印加電流である。
離するｉ層の厚さ、μ、τはそれぞれキャリアの移動度
及びライフタイム、■、は印加電流である。
すなわち、ＰＩＮダイオードの主特性はｉ層の厚さによ
って決定され、通常種々の目的に応じて数μｍから２０
０μｍの範囲のものが主流になっている。従来のこの種
のＰＩＮダイオードは、低比抵抗シリコン基板にエピタ
キシャル成長によって所定のｉ層を形成し、このｉ層に
低比抵抗基板と逆の導電型を有する低抵抗層を拡散等の
手法によって形成していたり、又真性に近い高比抵抗シ
リコン基板を研磨及びエツチングによって所定の厚さに
した後、両面にそれぞれ別の導電型の低抵抗層を拡散等
によって形成したものである。通常ｉ層が１００μｍ以
下のものはエピタキシャル層を、１００〜２００μｍの
ものは高比抵抗基板を利用したものが主流である。
って決定され、通常種々の目的に応じて数μｍから２０
０μｍの範囲のものが主流になっている。従来のこの種
のＰＩＮダイオードは、低比抵抗シリコン基板にエピタ
キシャル成長によって所定のｉ層を形成し、このｉ層に
低比抵抗基板と逆の導電型を有する低抵抗層を拡散等の
手法によって形成していたり、又真性に近い高比抵抗シ
リコン基板を研磨及びエツチングによって所定の厚さに
した後、両面にそれぞれ別の導電型の低抵抗層を拡散等
によって形成したものである。通常ｉ層が１００μｍ以
下のものはエピタキシャル層を、１００〜２００μｍの
ものは高比抵抗基板を利用したものが主流である。
上述した従来のＰＩＮダイオードの製法のうち、高抵抗
エピタキシャル層をｉ層として利用する方法は、このｉ
層の結晶性及び抵抗率の点で高比抵抗基板を利用したも
のに比べ劣り、高周波特性において、特にバイアスのオ
ン、オフ時の高周波抵抗比が小さい（減衰器やＡＧＣの
場合、ダイナミックレンジが小さい、スイッチの場合は
アイソレーションが小さい）等の欠点がある。又ｉ層と
して高比抵抗シリコン基板を利用した場合、Ｒの特性の
要求からｉ層の厚さは２００μｍ以下（２００μｍ以上
の場合一般にバイアスのオン時の抵抗を下げる為に数百
ｍＡという大電流が必要であり実用的ではない）が要求
される為、ＰＩＮダイオードチップの製造中にウェハー
が割れやすく、量産性に劣るという欠点を有していた。
エピタキシャル層をｉ層として利用する方法は、このｉ
層の結晶性及び抵抗率の点で高比抵抗基板を利用したも
のに比べ劣り、高周波特性において、特にバイアスのオ
ン、オフ時の高周波抵抗比が小さい（減衰器やＡＧＣの
場合、ダイナミックレンジが小さい、スイッチの場合は
アイソレーションが小さい）等の欠点がある。又ｉ層と
して高比抵抗シリコン基板を利用した場合、Ｒの特性の
要求からｉ層の厚さは２００μｍ以下（２００μｍ以上
の場合一般にバイアスのオン時の抵抗を下げる為に数百
ｍＡという大電流が必要であり実用的ではない）が要求
される為、ＰＩＮダイオードチップの製造中にウェハー
が割れやすく、量産性に劣るという欠点を有していた。
本発明のＰＩＮダイオードの製造方法は、ｉ層となるべ
き所定の厚さの一導電型高比抵抗シリコン基板の一面に
、同じ一導電型を有するシリコンエピタキシャル層を所
定の厚さに形成し、次いで、前記一導電型シリコンエピ
タキシャル層上にシリコン酸化膜を形成し、さらに前記
シリコン酸化膜上に多結晶シリコン層を形成し、しかる
後、前記高比抵抗シリコン基板（ｉ層）に所定の太きさ
を有する反対導電型の低抵抗層領域を拡散等の手段をも
ちいて形成する。次いで、前記多結晶シリコン層、シリ
コン酸化膜をエツチング等の手段をもちいて除去し、前
記一導電型エピタキシャル層と反対導電型領域の両低抵
抗層に、それぞれ所定の金属により電極を形成すること
を含むのである。
き所定の厚さの一導電型高比抵抗シリコン基板の一面に
、同じ一導電型を有するシリコンエピタキシャル層を所
定の厚さに形成し、次いで、前記一導電型シリコンエピ
タキシャル層上にシリコン酸化膜を形成し、さらに前記
シリコン酸化膜上に多結晶シリコン層を形成し、しかる
後、前記高比抵抗シリコン基板（ｉ層）に所定の太きさ
を有する反対導電型の低抵抗層領域を拡散等の手段をも
ちいて形成する。次いで、前記多結晶シリコン層、シリ
コン酸化膜をエツチング等の手段をもちいて除去し、前
記一導電型エピタキシャル層と反対導電型領域の両低抵
抗層に、それぞれ所定の金属により電極を形成すること
を含むのである。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに、工程順に示したチップの断面図である。まず、第
１図（ａ）に示す様に、１０００Ω口以上という高比抵
抗の一導電型、例えばｎ型（ｎ−）のシリコン基板１の
一面側に、同じｎ型の低比抵抗（ｎ＋）のシリコンエピ
タキシャル層２を成長させる。高比抵抗ｎ−型シリコン
基板１の厚さは１００〜２００μｍ程度であり、ｎ＋型
低比抵抗エピタキシャル層は、ｏ、ｏｉΩ口以下の低比
抵抗で厚さは数μｍ〜１０μｍである。但しｎ＋型シリ
コン基板１の厚さは前述したｉ層の厚さによるＰＩＮダ
イオードの主特性が決定されるので、種々の目的に応じ
て、２００μｍ以下の厚さでそろえておく必要はある。
めに、工程順に示したチップの断面図である。まず、第
１図（ａ）に示す様に、１０００Ω口以上という高比抵
抗の一導電型、例えばｎ型（ｎ−）のシリコン基板１の
一面側に、同じｎ型の低比抵抗（ｎ＋）のシリコンエピ
タキシャル層２を成長させる。高比抵抗ｎ−型シリコン
基板１の厚さは１００〜２００μｍ程度であり、ｎ＋型
低比抵抗エピタキシャル層は、ｏ、ｏｉΩ口以下の低比
抵抗で厚さは数μｍ〜１０μｍである。但しｎ＋型シリ
コン基板１の厚さは前述したｉ層の厚さによるＰＩＮダ
イオードの主特性が決定されるので、種々の目的に応じ
て、２００μｍ以下の厚さでそろえておく必要はある。
次いで第１図（ｂ）に示すように、シリコンエピタキシ
ャル層２上にシリコン酸化膜３を、ＣＶＤ法、熱酸化膜
法等により形成する。厚さは、５０００人〜１μｍ程度
である。
ャル層２上にシリコン酸化膜３を、ＣＶＤ法、熱酸化膜
法等により形成する。厚さは、５０００人〜１μｍ程度
である。
次に第１図（ｃ）に示すように、多結晶シリコン層４を
シリコン酸化膜３上に１００〜１５０μｍ程度形成する
。第１図（ａ）に示した種々の目的に応じて所定の厚さ
にそろえたシリコン基板１の厚さが１００μｍ程度の薄
めのものは多結晶シリコン層４を１５０μｍ程度と厚く
シ、シリコン基板１の厚さが、１５０μｍ〜２００μｍ
程度の厚めのものは多結晶シリコン層４を１００μｍ程
度に薄くすればよい。次に第１図（ｄ）に示すように、
シリコン基板１の他面側に所定の厚さのシリコン酸化膜
５を形成し所定の大きさの窓を開孔し、反対導電型のホ
ウ素等のｐ型不純物を熱拡散もしくはイオン注入法等に
よりｐ型低抵抗層６を形成したのち、所定の金属によっ
て電極７を形成する。
シリコン酸化膜３上に１００〜１５０μｍ程度形成する
。第１図（ａ）に示した種々の目的に応じて所定の厚さ
にそろえたシリコン基板１の厚さが１００μｍ程度の薄
めのものは多結晶シリコン層４を１５０μｍ程度と厚く
シ、シリコン基板１の厚さが、１５０μｍ〜２００μｍ
程度の厚めのものは多結晶シリコン層４を１００μｍ程
度に薄くすればよい。次に第１図（ｄ）に示すように、
シリコン基板１の他面側に所定の厚さのシリコン酸化膜
５を形成し所定の大きさの窓を開孔し、反対導電型のホ
ウ素等のｐ型不純物を熱拡散もしくはイオン注入法等に
よりｐ型低抵抗層６を形成したのち、所定の金属によっ
て電極７を形成する。
次に第１図（ｅ）に示す如く、多結晶シリコン層４を例
えば弗酸硝酸系の混合液にてエツチング除去し、次いで
シリコン酸化膜３を弗酸系の溶液にて同様にエツチング
除去し、露呈したｎ＋型エピタキシャル層２の面に所定
の金属により電極８を形成する。
えば弗酸硝酸系の混合液にてエツチング除去し、次いで
シリコン酸化膜３を弗酸系の溶液にて同様にエツチング
除去し、露呈したｎ＋型エピタキシャル層２の面に所定
の金属により電極８を形成する。
第２図を参照し実施例２を説明する。
前述した実施例１の第１図（ｂ）で、シリコン酸化膜３
をＣＶＤ法により形成した例を説明したが、実施例２は
、熱酸化膜法により形成する。第２図は本発明の実施例
２の断面図である。まず、第２図（ａ）は、第１図（ａ
）に引続いて、熱酸化法によりｎ型エピタキシャル層２
上にシリコン熱酸化膜１３を形成した状態を示すが、こ
の場合前述した実施例１のＣＶＤ法と異なり、高比抵抗
シリコン基板１のｎ型エピタキシャル層２と反対側の面
に同時にシリコン熱酸化膜１４が得られる。次いで第２
図（ｂ）に示す如く、多結晶シリコン４を成長する。次
に第２図（ｃ）に示す如く酸化膜１４を所定の大きさの
窓に開孔し、ｐ型不純物を拡散し、ｐ型低抵抗層６を得
、さらに金属電極７を得るが、実施例１と異なり、不純
物を選択拡散する為の酸化膜１４が前述したｎ層エピタ
キシャル層２上のシリコン酸化膜１３を形成する時に同
時に得られるので、シリコン酸化膜１４はこの工程で形
成する必要がなく、実施例２では工程を短縮できるとい
う利点がある。以下実施例１と同様の製法で所望のＰＩ
Ｎダイオードを得ることができる。
をＣＶＤ法により形成した例を説明したが、実施例２は
、熱酸化膜法により形成する。第２図は本発明の実施例
２の断面図である。まず、第２図（ａ）は、第１図（ａ
）に引続いて、熱酸化法によりｎ型エピタキシャル層２
上にシリコン熱酸化膜１３を形成した状態を示すが、こ
の場合前述した実施例１のＣＶＤ法と異なり、高比抵抗
シリコン基板１のｎ型エピタキシャル層２と反対側の面
に同時にシリコン熱酸化膜１４が得られる。次いで第２
図（ｂ）に示す如く、多結晶シリコン４を成長する。次
に第２図（ｃ）に示す如く酸化膜１４を所定の大きさの
窓に開孔し、ｐ型不純物を拡散し、ｐ型低抵抗層６を得
、さらに金属電極７を得るが、実施例１と異なり、不純
物を選択拡散する為の酸化膜１４が前述したｎ層エピタ
キシャル層２上のシリコン酸化膜１３を形成する時に同
時に得られるので、シリコン酸化膜１４はこの工程で形
成する必要がなく、実施例２では工程を短縮できるとい
う利点がある。以下実施例１と同様の製法で所望のＰＩ
Ｎダイオードを得ることができる。
以上説明した様に本発明はＰＩＮダイオードのｉ層に高
抵抗基板を使用しｎ層をエピタキシャル層により得るこ
とにより、結晶性及び抵抗率の良好な、つまり、良好な
高周波特性を得ることが出来、かつ、ｎ層上にシリコン
酸化膜、多結晶シリコン層を形成することにより、従来
の欠点であったウェハー割れ等の量産性問題も改善する
ことができる。
抵抗基板を使用しｎ層をエピタキシャル層により得るこ
とにより、結晶性及び抵抗率の良好な、つまり、良好な
高周波特性を得ることが出来、かつ、ｎ層上にシリコン
酸化膜、多結晶シリコン層を形成することにより、従来
の欠点であったウェハー割れ等の量産性問題も改善する
ことができる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示したチップの断面図である。 第２図（ａ）〜（ｃ）は本発明の第２実施例を説明する
ために途中工程順に示したチップの断面図である。 １・・・・・・ｎ型高比抵抗シリコン基板、２・・・・
・・ｎ型シリコンエピタキシャルｉＪ、３，５，１３．
１４・・・・・・シリコン酸化膜、６・・・・・・ｐ型
低抵抗拡散層、７．８・・・・・・金属電極。 代理人 弁理士 内 原 晋 箒 Ｉ ｒＪ
めに工程順に示したチップの断面図である。 第２図（ａ）〜（ｃ）は本発明の第２実施例を説明する
ために途中工程順に示したチップの断面図である。 １・・・・・・ｎ型高比抵抗シリコン基板、２・・・・
・・ｎ型シリコンエピタキシャルｉＪ、３，５，１３．
１４・・・・・・シリコン酸化膜、６・・・・・・ｐ型
低抵抗拡散層、７．８・・・・・・金属電極。 代理人 弁理士 内 原 晋 箒 Ｉ ｒＪ
Claims (1)
- 一導電型の高比抵抗シリコン基板の一面側に、同じ一導
電型の低比抵抗エピタキシャル層を形成し、このエピタ
キシャル層上に酸化絶縁膜と、その上に多結晶シリコン
層を形成し、しかるのち、前記一導電型高比抵抗シリコ
ン基板の他面側に低比抵抗の反対導電型領域を部分的に
形成し、それから前記多結晶シリコン層および酸化絶縁
膜をエッチングなどにより除去し、この除去した露呈面
および前記低比抵抗反対導電型領域にそれぞれ金属電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24801188A JPH0294632A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24801188A JPH0294632A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294632A true JPH0294632A (ja) | 1990-04-05 |
Family
ID=17171867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24801188A Pending JPH0294632A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294632A (ja) |
-
1988
- 1988-09-30 JP JP24801188A patent/JPH0294632A/ja active Pending
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