JPH0834198B2 - Soi基板における単結晶薄膜層の膜厚制御方法 - Google Patents

Soi基板における単結晶薄膜層の膜厚制御方法

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JPH0834198B2
JPH0834198B2 JP2332867A JP33286790A JPH0834198B2 JP H0834198 B2 JPH0834198 B2 JP H0834198B2 JP 2332867 A JP2332867 A JP 2332867A JP 33286790 A JP33286790 A JP 33286790A JP H0834198 B2 JPH0834198 B2 JP H0834198B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、SOI基板における単結晶薄膜層の膜厚制
御方法に関し、さらに詳しくは、誘電体基板等の基板に
接合された単結晶シリコン層の薄膜化形成のための膜厚
制御方法に係るものである。
〔従来の技術〕
従来,この種の誘電体基板上に接合された単結晶シリ
コン層の薄膜化形成のためには、一般に次のような各手
段が提案されている。
すなわち,誘電体基板上に単結晶シリコン薄膜層を形
成させる方法の第1の手段としては、例えば、単結晶サ
ファイア基板上に単結晶シリコン層をエピタキシャル成
長させる技術,すなわち、いわゆるSOS(Silicon on Sa
pphire)法がよく知られている。
しかし、このSOS法においては、サファイアと気相成
長されるシリコン単結晶との間に格子定数の不整合があ
ることから、シリコン気相成長中にあって、多数の結晶
欠陥が発生し易く実用性に乏しい。
また、第2の手段として、シリコン基板の表面に熱酸
化膜を形成させ、かつ当該熱酸化膜上に多結晶状,もし
くはアモルファス状のシリコン膜を被着させた後に、当
該熱酸化膜に対して電子線,あるいはレーザー光線など
のエネルギービームを線状に照射させ、かつ当該照射方
向を順次直角方向にスキャニング移動させて、該シリコ
ン層を融解・固化させることで、当該シリコン膜を基板
表面の全体に亘って単結晶薄膜とする技術があり、当該
技術の内容は、例えば、特公昭62−34716号公報に開示
されている そして、この公知技術においては、単結晶シリコン基
板の端部に単結晶突部を露出させておき、この突部を核
にして多結晶膜の単結晶化を図るというものであるが、
この場合には、溶融シリコンと酸化膜との相互作用によ
って、部分的な単結晶化こそ可能ではあるが、未だ実用
に耐える単結晶シリコン薄膜層を得難いのが実情であ
る。
さらに、第3の手段として、イオンインプラ装置を用
い、シリコン基板に酸素イオン打ち込んだ後、これをア
ニール処理することにより、当該シリコン基板での特定
深さの部分に対して酸化膜層を形成させる技術について
も、いわゆる,SIMOX(Separation by Implantation Oxy
gen)法としてよく知られている。
しかし、この技術の場合にあっても、イオン打ち込み
によって発生した結晶欠陥が回復せず、こゝでもまた、
現状では、未だ到底実用に耐え得ないものであった。
そこで、近年に至って、いわゆる,接合SOI(Silicon
on Insulator)構造のウェーハが、特に注目されてい
る。
この接合SOI構造のウェーハは、2枚の単結晶シリコ
ンウェーハを用い、その少なくとも一方を酸化処理する
ことで、当該酸化処理したウェーハの表面に酸化膜を形
成しておき、まず、これらの各単結晶シリコンウェーハ
のそれぞれを、少なくとも一方に形成されている酸化膜
が中間層になるようにして重ね合わせた後、両者を設定
温度に加熱して接合させ、ついで、上層側のウェーハを
研磨加工することにより薄層化させて構成したものであ
る(以下,一方の接合後に薄層化する側のウェーハをボ
ンドウェーハとも呼び、他方のウェーハをベースウェー
ハとも呼ぶ)。
なおまた、今一つの形態の接合SOI構造による単結晶
シリコンウェーハとしては、ベースウェーハに鏡面仕上
げした石英ガラス基板を用い、ボンドウェーハに熱酸化
膜を施さない単結晶基板を用いたものなどがある。
〔発明が解決しようとする課題〕
しかして、前記のように構成される従来の接合SOI構
造の単結晶シリコンウェーハの場合にあっては、その薄
膜化された単結晶シリコン層に対して、周知の半導体集
積回路素子の製造技術によって、各種の微小デバイスが
形成されるのであるが、最近では、当該形成されるデバ
イスの寸法が益々微細化かつ高密度化される傾向にあ
り、併せて、特殊な用途,例えば、ディスプレーの駆動
回路などに用いる単結晶シリコンウェーハでは、誘伝体
基板上での単結晶シリコン層が全面に亘ってサブミクロ
ンレベルの高精度に形成されていること,つまり換言す
ると、薄膜層の厚さのバラツキが、例えば、平均膜厚に
対して±10%以内の高精度に制御形成されていることな
どの要求もある。
すなわち,これは、当該薄膜化される単結晶シリコン
層での薄膜厚層のバラツキが、とりもなおさず同層内に
形成される各素子の電気的特性にバラツキをもたらすと
いう重大な影響があるからである。
しかしながら、従来の薄膜化形成技術においては、通
常の場合、平面研削加工,あるいは,鏡面研磨加工技術
を用いて、単結晶シリコン層を薄膜化加工するようにし
ており、かつこの薄膜化加工の際に、基準面となるの
は、ベースウェーハ,つまり、シリコン基板,または石
英ガラス基板での非接合面であることから、当該薄膜層
の厚さ精度を高めるためには、まず、ベースウエーハ自
体の厚さ精度のバラツキが問題になり、ついで、ボンド
ウェーハに対する鏡面研磨技術の平面加工精度が問題と
なる。
またこゝで、ベースウェーハとなるシリコン基板,石
英ガラス基板の厚さ精度について、現状においては、せ
いぜいよくても±0.30μm程度であり、このためにサブ
ミクロンレベルの単結晶薄膜層をもつSOI構造の単結晶
シリコンウェーハを得るのには、この点が大きな技術的
障害になるものであった。
すなわち,こゝで、例えば、当該SOI構造シリコンウ
ェーハにおける単結晶薄膜層の平均層厚が0.50μmであ
るとすれば、その最厚部においては、おゝよそ0.80μm
程度の膜厚,最薄部においては、おゝよそ0.20μm程度
の膜厚を考慮しなければならず、これらの両膜厚の差,
0.60μmは、こゝでの平均的な層厚以上になり、また一
方,当該平均層厚が0.50μm以下による単結晶薄膜層の
SOI構造シリコンウェーハであれば、従来の加工技術水
準によると、その加工途上で当該単結晶薄膜層の一部が
完全に失われることにすらなりかねないものである。
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、サブミク
ロンレベルの単結晶薄膜層をもつSOI構造、つまり、誘
電体基板上に単結晶シリコンの薄膜層を接合させたウェ
ーハにおいて、当該単結晶シリコン薄膜層での層厚のバ
ラツキを、平均層厚に対して少なくとも±10%以内の精
度で加工制御できて、しかも、その加工前後において当
該薄膜層での所要の単結晶品質を確実に保持し得るよう
にした超薄膜層によるSOI構造シリコンウェーハの製造
方法,こゝでは、SOI基板における単結晶薄膜層の膜厚
制御方法を提供することである。
〔課題を解決するための手段〕
前記目的を達成するため、本発明に係る、SOI基板に
おける単結晶薄膜層の膜厚制御方法は、誘電体基板上に
接合された単結晶シリコン層を化学的気相腐食反応によ
りエッチングして薄膜化させるための膜厚制御方法であ
って、前記エッチングを行なう全表面を、予め選択的か
つ仮想的に分割して所要の微小区画を設定し、各微小区
画について、単結晶シリコン層の層厚を測定すると共
に、該測定層厚と薄膜化後の所望の層厚との差に対応し
てエッチング量を設定しておき、弗素を含む分子、また
は塩素を含む分子の存在下、各微小区画毎に紫外光を照
射することにより発生させた弗素ラジカルまたは塩素ラ
ジカルによって各微小区画毎に前記エッチングを行なう
ことを特徴とするものである。
また本発明に係る、SOI基板における単結晶薄膜層の
膜厚制御方法は、単結晶シリコン基板(I)または多結
晶シリコン基板上に、熱酸化膜を形成した単結晶シリコ
ン基板(II)を接合させた後、該基板(II)表面の酸化
膜を除去して露出させた単結晶シリコン層を化学的気相
腐食反応によりエッチングして不膜化させるための膜厚
制御方法であって、前記エッチングを行なう全表面を、
予め選択的かつ仮想的に分割して所望の微小区画を設定
し、各微小区画について、単結晶シリコン層の層厚を測
定すると共に、該測定層厚と薄膜化後の所望の層厚との
差に対応してエッチング量を設定しておき、弗素を含む
分子、または塩素を含む分子の存在下、各微小区画毎に
紫外光を照射することにより発生させた弗素ラジカルま
たは塩素ラジカルによって各微小区画毎に前記エッチン
グを行なうことを特徴とするものである。
こゝで、この発明に係るSOI基板における単結晶薄膜
層の膜厚制御方法の場合、対象基板としては、厚さのバ
ラツキ程度が現行の最高水準にあって、かつ単結晶の最
薄層厚が所要の単結晶シリコン層厚を下回らない接合SO
I構造のシリコンウェーハを用いる。そして、この場
合,ベースウェーハについては、シリコン単結晶基板,
あるいは、石英ガラス基板の何れであってもよい。
この発明方法においては、まず、薄層化されるボンド
ウェーハの単結晶シリコン層厚を全面に亘って測定す
る。
当該測定に際しての測定点は、薄層化のための化学気
相腐食反応を行なうところの,単結晶シリコン層での露
出される全表面に対して、予め所要程度の微小区画をそ
れぞれ仮想的かつ選択的に分割して設定し、当該各微小
区画内毎の単結晶シリコン層厚を代表して測定する。
すなわち,例えば、これらの各微小区画に関して、各
々1箇所の割合で単結晶シリコン層厚を測定する場合に
は、当該微小区画のほぼ中央部を測定するようにし、ま
た、複数箇所を測定する場合には、当該各微小区画をさ
らに複数区画に分割した上で、そのほぼ中央部を測定す
るようにさせ、かつまた、後者の場合には、各該当する
複数の測定箇所の平均値が、個々の該当微小区画での単
結晶シリコン層厚を代表するものとする。
なお、前記各微小区画の大きさについては、後述する
ように、紫外光の照射量を独立して調節し得る範囲内に
設定する。
ついて、前記単結晶シリコン層の各微小区画毎に、加
工前,つまりこゝでは、化学的気相腐食前の単結晶シリ
コン層厚と、加工後,つまり,所要通りに薄膜化された
単結晶シリコン層厚との差によって、加工のために必要
な気相腐食量を算出する。
そして、単結晶シリコン層の化学的気相腐食反応によ
る薄層化は、前記平均層厚の測定結果によって得られる
気相腐食量に伴い、1回,または複数回に亙って繰り返
される調節された化学的気相腐食反応によって行なう。
すなわち、前記化学的気相腐食反応後の単結晶シリコ
ン層の平均層厚を測定し、該測定値と薄膜化後の所望の
層厚との差に対応して気相腐食反応量を設定して再び化
学的気相腐食反応を行なう操作を繰り返す。
一方,この発明方法においては、前記各微小区画毎に
紫外光を照射し、当該紫外光の照射によって、弗素,ま
たは塩素分子,もしくはその化合物を分解して、シリコ
ンに対して化学的気相腐食作用を有する弗素,または塩
素ラジカル,もしくはこれらの原子を含む分子の活性種
を発生させるのであり、かつまた、各微小区画における
気相腐食量については、当該各微小区画への照射紫外光
を調節することで制御するもので、この結果,当該単結
晶シリコン層厚のバラツキが高精度に制御された状態
で、その薄膜化がなされることになり、所要の結晶性を
有効に保持した単結晶シリコン薄膜層を容易に形成し得
るのである。
次に、この発明において、紫外光には、エキシマレー
ザーを用いることにより、各微小区画が当該エキシマレ
ーザーのビーム断面積に対して定められ、当該各微小区
画での単結晶シリコン層における気相腐食量は、該当部
への照射パルス数によって制御し得る。
また、紫外光の光源としては、この他にも、連続的に
発光する水銀ランプ,ハロゲンランプ,メタルハライド
ランプ,および水銀キセノンランプ(以下,これらを総
称して単に紫外線ランプと呼ぶ)を用い、その紫外光を
シャッターの帯状(またはマトリックス状)集合体(以
下,単にメカニカルシャッターアレイと呼ぶ)を介して
単結晶シリコン面に照射する。
さらに、当該単結晶シリコン面上での個々の微小区画
の面積は、1つのシャッターの開口面積に比較して若干
大きくとるのが好ましい。その理由は、シャッターによ
る紫外光の回析,および連続光の照射に伴い、当該照射
部の境界直近に非照射部においても僅かな化学腐食を生
ずるものと考えられるからである。
そして、このようなメカニカルシャッターアレイを用
いることにより、複数の微小区画の気相腐食量を当該シ
ャッターの開口時間に対応して同時かつ独立的に制御し
得るのであり、しかもこのメカニカルシャッターアレー
は1セットに限られず、複数セット用いること,つま
り、マトリックス状に配置することで、単結晶シリコン
面の全体に亙る制御された所要の化学腐食を行ない得る
のである。
〔作用〕 この発明方法では、薄層化されたSOI構造の接合シリ
コンウェーハにおけるボンドウェーハの単結晶シリコン
層厚を一層,薄層化させて、例えば、この場合,0.50±
0.05μmの超薄層化されたSOI構造の接合ウェーハを得
ることができるのである。
こゝで、化学的気相腐食反応による薄層化を施す前の
ボンドウェーハの単結晶シリコン層については、通常の
場合,SOIウェーハの製造手法に従って製造され、かつそ
の厚さが0.85±0.30μm程度のものであることが望まし
い。
そして、この発明方法に用いられるエキシマレーザー
は、紫外線領域の短波長を有するレーザーであって、そ
のフォトンエネルギーにより弗素,または塩素分子,も
しくはこれらの化合物の分子の結合が解離されて、ラジ
カル種を生成したり、分子の活性化を促すもので、この
ように非定常状態にされたラジカル,分子が極めて反応
性に富むことから、その利用法によって、化学的気相腐
食反応に基づいたシリコン面の加工が可能になる。ま
た、この加工方法は、高エネルギーの荷電粒子を用いる
ものでないために、例えば、反応性プラズマエッチング
におけるような絶縁破壊などのダメージを結晶基板に与
えることがなく、このために被加工基板に結晶性劣化な
どを生ずる惧れが解消される。
次に、一例による紫外光源としてエキシマレーザーを
用い、かつ腐食ガスに弗素系ガスを用いた場合の作用に
ついて述べる。
すなわち,まず、反応容器内にあって、前記従来の手
法で一応の薄層化をなしたSOI構造の接合ウェーハを用
い、そのボンドウェーハ側が露出されるようにセットす
ると共に、当該反応容器内を真空排気した上で、弗素化
合物のガス雰囲気,つまり、NF3ガス,またはCF4ガス,
またはSF6ガス雰囲気で、かつ真空圧10〜760torrのもと
に、当該ボンドウェーハ上に設定されている各微小区画
毎にエキシマレーザーを照射させる。
こゝで、当該エキシマレーザーにおいては、ビーム断
面での照射強度が均一であるので、当該紫外光の被照射
微小区画内にあっては、ほヾ均一な化学的気相腐食反応
を生じ、かつその気相腐食量もまたほゞ均一になる。
また一方,当該エキシマレーザーは、その照射強度,
パルス幅,それに照射面積が固定されているので、各微
小区画での気相腐食量については、該当区画におけるレ
ーザーの被照射パルス数に比例する。従って、このた
め、該当微小区画での所定腐食量が決まれば、その照射
パルス数が自動的に定まり、結果的には、単結晶シリコ
ン層厚を所望厚さになるように良好に腐食制御し得るの
である。
さらに、例えば、NF3ガスの常圧雰囲気において、エ
キシマレーザーにより単結晶シリコン層が照射された場
合には、XPSの分析による層表面での化学結合の調査に
よって、NF3から解離した弗素原子が、単結晶シリコン
層での表面,または表面下で励起された珪素原子と反応
結合し、かつこれにエキシマレーザーが照射されること
で、最終的には、SiF3,もしくはSiF4を形成して化学気
相腐食が終了する(T.Ogura et al:“Surface Process
in Fluorin−Based Photochemical Etching of Silico
n",Extended Abstract of the 18th(1986Internationa
l)Conference in Solid Stats Device & Materials,T
okyo,1986,pp.205−208)。
一方,光化学反応によるボンドウェーハの化学気相腐
食反応は、当該光がウェーハ表面に直角に照射されるこ
とが必要で、これによって照射部分と非照射部分とが明
瞭に区分される。この場合,非照射面では殆んど気相腐
食が起こらず、このために、この発明方法におけるとこ
ろの,超薄層でかつ高精度による層厚制御という優れた
特長が発揮されることになる。またこれは、例えば、HC
lガスのエキシマレーザー励起によるドライエッチング
のメカニズムが、当該HClの付着後,その吸着種につい
て励起を生じ、これによって化学気相腐食反応が進むも
のと理解されていることゝも明らかに一致する(望月.3
4th半導体集積回路技術Symposium.1988,p7)。
また、このような光化学反応は、一方の反応物質であ
る被加工体のボンドウェーハでの単結晶シリコンの結合
も励起される必要があることから、化学気相腐食自体を
光の照射部分にのみ極限できるものとも考えられる。
このように弗素原子の解離によるシリコン面上への吸
着,および当該吸着弗素原子とシリコン原子との反応に
よる離脱種の形成には、紫外光が2重に関与しているの
で、シリコン面上での気相腐食反応における紫外光照射
部と非照射部との選択比は極めて大きい。
また一方,前記公知の各技術文献によれば、弗素系ガ
スを用いた場合での気相腐食速度については、単結晶シ
リコン基板の導電性に殆んど依存せず、これに対して塩
素系のガスを用いた場合における気相腐食速度について
は、その導電性に依存することが知られており、この点
は、弗素原子と塩素原子との大きさの違い,および両元
素におけるシリコンとの反応性の大きさの違いによるも
のと考えられる。
続いて、紫外光源には、紫外線ランプを用いても、原
理的にエキシマレーザーを用いた場合と発生する光化学
反応に大きな差異はない。この紫外線ランプを用いる場
合,当該紫外線ランプからの紫外光は、連続供給される
ために、前記エキシマレーザーでの場合の照射パルス数
による光エネルギー照射量の制御に代えて、例えば、シ
ャッターの開閉操作による照射時間の調整により、こゝ
でも同様に、その光エネルギー照射量の制御をなすこと
ができる。
すなわち,前記紫外線ランプからの紫外光ビームの断
面形状は、用いられるシャッターの開口部形状によって
可変である。この場合,1つのシャッターの開口部は、単
結晶シリコン層上に設定される1つの微小区画に対応す
る。そして、紫外線ランプからの紫外光は、レーザー光
に比較して直進性に乏しいので、先にも述べたように、
シャッターによる紫外光の回析の影響を考慮する必要が
あり、このために単結晶シリコン層面に設定される微小
区画の大きさを、シャッター開口部の大きさよりも若干
大きく取るようにする。
また、ボンドウェーハの表面上に設定される各微小区
画については、紫外光源にエキシマレーザーを用いる場
合,前記したように、そのレーザービーム断面によって
決まるので、例えば、当該レーザービーム断面が5×5m
m2であれば、各微小区画についても同様に、5×5mm2,
もしくはその整数倍に選択すればよく、あるいはまた、
レーザービーム断面が比較的大きい場合には、微小区画
を小さくする目的で、その大きさを当該レーザービーム
断面の整数分のに選択してもよいもので、この場合にあ
っては、後述するように、レーザービームを同時に複数
の微小区画に照射させ、かつビームの移動を1つの微小
区画の大きさに対応して行なう手段が採用される。
また一方,ボンドウェーハを超薄層化する過程におい
ては、予め、その層厚を測定しておく必要がある。この
ためには、最近における半導体集積回路素子の集積度の
高密度化傾向から、できるだけ微小間隔範囲内での層厚
測定が好ましい。つまり、少なくともこゝでの微小区画
と同一程度か、あるいはこれよりも小さな間隔で測定す
べきである。
そして、当該単結晶シリコン層での層厚の測定には、
例えば、分光干渉法を採用できる。この分光干渉法につ
いては従来からよく知られており、こゝでは、その説明
を省略するが、当該方法に利用する光は、紫外領域から
近赤外領域までの広範囲に亙って選択可能であるが、こ
の発明方法においては、光化学気相腐食に紫外光を用い
ることから、例えば、可視光領域,もしくは近赤外領域
の光を用いるのがよく、この場合には、化学気相腐食反
応と同時にボンドウェーハの厚さの測定も可能になり、
当該化学気相腐食反応の進行,ならびにその終了点の把
握に正確さを期することができる。
すなわち,以上の結果として、この発明方法によれ
ば、単結晶シリコン層厚のバラツキを高精度に制御した
状態で、その超薄膜化加工がなされることになり、所要
の結晶性を有効に保持した単結晶シリコン薄膜層を正確
かつ容易に形成し得るのである。
〔実 施 例〕
以下、この発明に係るSOI基板における単結晶薄膜層
の膜厚制御方法の実施例について詳細に説明する。
まず最初に、紫外光の光源にレーザー光を用いた第1
実施例の場合につき、第1図,および第2図を参照して
述べる。
この実施例方法においては、レーザー光源として、例
えば、エキシマレーザーArF(波長193nm),パルス発生
頻度;〜100pps,スポットの大きさ;5×10mm2,エネルギ
ー密度;〜5w/cm2を用い、また、ボンドウェーハとし
て、直径;125mmφ,平均厚さ;0.81±0.3μm,n型〈10
0〉.10Ωcmを用いた。
腐食加工の開始に先立って、ボンドウェーハの表面の
全面を仮想的に選択された5×5mm2角の微小区画に区分
し、当該各微小区画毎に、その中心部における単結晶シ
リコン層の層厚を測定して、必要腐食量を求め、かつこ
れらの各データを装置制御のためのCPUに蓄えた。
この実施例方法に適用した気相化学腐食反応装置の概
要構成を第1図に模式的に示す。
この第1図構成において、エキシマレーザー11は、メ
カニカルシャッター12を有し、当該メカニカルシャッタ
ー12は、装置全体の制御を行なうCPU13によって開閉制
御される。前記エキシマレーザー11の光路上には、ミラ
ー15を備えたX方向可能ステージ14,およびハーフミラ
ー17を備えたY方向可動ステージ16が設けられると共
に、これらの各可動ステージ14,16については、それぞ
れに図示省略したステップモーターを用いて、この場
合,該当方向へ5mmピッチ間隔で制御移動,ならびに移
動位置での所定時間毎の停止が可能にされており、かつ
ハーフミラー17の上方には、各可動ステージ14,16の正
確な移動,および次に述べる化学気相腐食反応の各観察
のためのモニターカメラ18を配置させてある。
また、前記ハーフミラー17の下方には、反応容器とし
ての透明石英製の試料セル19を設けると共に、当該試料
セル19内の試料台20上にあって被加工処理対象の単結晶
シリコン層、こゝでは、前記微小区画bを設定したボン
ドウェーハB面をもつ半導体ウェーハAが載置保持され
ており、当該ハーフミラー17を経たエキシマレーザー光
を所期通りに照射し得るようになっている。
そして、前記試料セル19に対しては、開閉弁22を介し
て真空ポンプ21,および開閉弁23を介して排気系がそれ
ぞれに接続され、当該セル19内を真空排気可能にさせ、
かつ同時に、ガスボンベ24からの反応ガス,この場合に
は、NF3ガス各圧力計25,27による監視のもとに、減圧弁
26,開閉弁28,マスフローコントローラー29,開閉弁30を
介して当該セル19内に供給可能にさせてあり、さらに、
温度調整器31により半導体ウエーハAの処理温度を調整
可能にさせてある。
なお、符号32はリーク弁である。
しかして、この実施例方法の場合,ウェーハ雰囲気を
真空置換によってlatmのNF3ガスとし、かつウェーハ温
度を100±5℃に保持した。また、事前の予備実験によ
り、当該条件での化学気相腐食量は、0.033nm/パルスで
あることを確認した。
こゝで、前記半導体ウェーハAにおけるボンドウェー
ハB面,ひいては微小区画b面に対する気相化学腐食反
応は、第2図に示されている通り、レーザービームの長
辺方向が進行方向となるように、当該ボンドウェーハB
面をスキャニングして行なう。
続いて、この第1実施例方法の場合における単結晶シ
リコン層の超薄層化腐食加工の実例について述べる。
レーザースポットの大きさは5×10mm2であって、前
記微小区画bの2区画分を含むので、まず最初に、ウェ
ーハ端の1区画(第1区画)にのみ紫外光照射を行な
う。そして、このときの照射パルス数は、前記したCPU1
3に蓄えた各微小区画bに対する必要腐食量から、その
照射時間によって制御する。ついで、照射対象の微小区
画b部分を1個分対応に移動させて、同様に紫外光照射
を行なうことにより、第1,第2の各区画が気相化学腐食
反応を受けるもので、この場合,第1区画の単結晶シリ
コン層厚が設定値となるように照射パルスを調節する。
その後、紫外光照射部を第2,および第3区画とし、以
下,同様にして気相化学腐食反応を続け、1ライン終了
後,次のラインに移動させ、以上の操作を繰り返して全
面の気相化学腐食反応を実施した。
第1表には、ウェーハ中央部でのレーザースキャンラ
インにおける各微小区画毎の照射前単結晶シリコン層
厚,レーザー光照射部位毎の腐食予定量と照射順序,お
よび各微小区画毎の照射後単結晶シリコン層厚をそれぞ
れに表わしてある。
この場合,超薄層化された単結晶シリコン面が鏡面に
されており、接触式の表面形状測定装置によって表面凹
凸を測定したところ、レーザービームスキャンニング方
向,およびその直交方向が共に0.01μm以下であった。
次に、紫外光の光源に紫外線ランプを用いた第2実施
例の場合につき、第3図,ないし第5図を参照して述べ
る。
この実施例方法において用いられる装置構成について
は、第3図に見られる通り、前例の場合とほゞ同様であ
る。
そして、紫外光の光源には、Hg−Xeランプ11aを用
い、当該光源11aから適当な光学系11bを介して光エネル
ギー量が300mW/cm2で、かつ光路断面積が130×6mm2のシ
ート状をなす光束を発生させた。そして、当該シート状
光束の光路内に、第4図に示す単位開口部が5×5mm2
単位シャッター12cを直線上に1mm間隔で21個配列させた
メカニカルシャッターアレイ12aを設けると共に、各単
位シャッター12cの開口時間を、第5図に示すメカニカ
ルシャッタードライバー12bの各ステップモーター12dに
より独立的に開閉調整させるようにして、通過光量,ひ
いては照射光量を制御可能なようにした。
しかして、前記紫外光のシート状光束は、第4図に示
されているように、当該光束を一定時間毎に6mm間隔で
移動させることにより、ボンドウェーハB上に仮想的に
選択して設定された6×6mm2の各微小区画bに対応した
照射量に制御され、最終的にボンドウェーハBの全面に
亙って照射される。
こゝで、前記各単位シャッター12cの開口時間につい
ては、前記各微小区画bにおける単結晶シリコン層デー
タをもとにして、CPU13により計算された必要腐食量で
制御され、また、光路上の可動ステージ14aに配置され
た可動ミラー15aは、紫外光のシート状光束を全例と同
様にボンドウェーハB上に照射させると共に、可動ステ
ージ14aにより移動され、各移動位置毎に一定時間づゝ
保持される。
続いて今度は、この第2実施例方法の場合における単
結晶シリコン層の超薄層化腐食加工の実施例について述
べる。
この場合,ボンドウェーハBとしては、平均厚さ0.85
μmに研磨された直径125mmφによるp型〈100〉,5Ωc
のものを用い、その単結晶シリコン層厚を6×6mm2の各
微小区画b毎の中央部で測定した結果をCPU13に蓄えて
おき、また、試料セル19内におけるウェーハ雰囲気を真
空置換によってlatmのNF3ガスとし、かつ紫外光のシー
ト状光束の1ラインにおける照射時間を10secに設定し
て、該当ラインに存在する各微小区画b毎の必要腐食量
に対応してシャッターの開口時間を調整した。
この状態で、ボンドウェーハBでの単結晶シリコン層
全面の気相化学腐食反応を行なった上で、当該ウェーハ
Aを一旦,取り出して、前記と同様に、その単結晶シリ
コン層厚を測定して確認し、再度,気相化学腐食反応を
行ない、これらの一連の操作を合計5回に亙って繰り返
した。
第2表には、ウェーハ中央部での1つの紫外光の照射
ラインにおける各微小区画毎の中央付近の照射前,第1
回照射後,および第5回照射後の各単結晶シリコン層厚
をそれぞれに表わしてある。
〔発明の効果〕 以上詳述したように、本発明は、誘電体基板等の基板
上に接合された単結晶シリコン層を化学的気相腐食反応
によりエッチングして薄膜化させるための膜厚制御方法
であって、前記エッチングを行う全表面を、予め選択的
かつ仮想的に分割して所要の微小区画を設定し、各微小
区画について、単結晶シリコン層の層厚を測定すると共
に、該測定層厚と薄膜化後の所望の層厚との差に対応し
てエッチング量を設定しておき、弗素を含む分子、また
は塩素を含む分子の存在下、各微小区画毎に紫外光を照
射することにより発生させた弗素ラジカルまたは塩素ラ
ジカルによって各微小区画毎に前記エッチングを行うこ
とを特徴とするSOI基板における単結晶薄膜層の膜厚制
御方法であり、本発明によれば、単結晶シリコン層厚の
バラツキを高精度に制御した状態で、その薄膜化がなさ
れることになり、所要の結晶性を有効に保持した単結晶
シリコン薄膜層を容易に形成し得るのである。
【図面の簡単な説明】
第1図はこの発明方法を適用する第1実施例の気相化学
腐食反応装置の概要構成を模式的に示す斜視説明図、第
2図は同上単結晶シリコン層に対する紫外光照射の態様
を示す説明図であり、また、第3図はこの発明方法を適
用する第2実施例の気相化学腐食反応装置の概要構成を
模式的に示す斜視説明図、第4図は同上単結晶シリコン
層に対する紫外光照射の態様を示す説明図、第5図は同
上メカニカルシャッター機構の概要構成を模式的に示す
斜視説明図である。 11……エキシマレーザー、 11a……Hg−Xeランプ、 12,12a……メカニカルシャッター、 12b……メカニカルシャッタードライバー、 12c……単位シャッター、 12d……ステップモーター、 13……CPU、 14,14a……X方向可動ステージ、 15,15a……ミラー、 16……Y方向可動ステージ、 17……ハーフミラー、 18……モニターカメラ、 19……試料セル、 20……試料台、 21……真空ポンプ、 22,23……開閉弁、 24……ガスボンベ、 25,27……圧力計、 26……減圧弁、 28,30……開閉弁、 29……マスフローコントローラー、 31……温度調節器。
フロントページの続き (72)発明者 中里 泰章 長野県更埴市大字屋代1393番地 長野電子 工業株式会社内 (56)参考文献 特開 平4−75337(JP,A) 特開 平3−99432(JP,A) 特開 昭63−116429(JP,A)

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】誘電体基板上に接合された単結晶シリコン
    層を化学的気相腐食反応によりエッチングして薄膜化さ
    せるための膜厚制御方法であって、前記エッチングを行
    なう全表面を、予め選択的かつ仮想的に分割して所要の
    微小区画を設定し、各微小区画について、単結晶シリコ
    ン層の層厚を測定すると共に、該測定層厚と薄膜化後の
    所望の層厚との差に対応してエッチング量を設定してお
    き、弗素を含む分子、または塩素を含む分子の存在下、
    各微小区画毎に紫外光を照射することにより発生させた
    弗素ラジカルまたは塩素ラジカルによって各微小区画毎
    に前記エッチングを行なうことを特徴とするSOI基板に
    おける単結晶薄膜層の膜厚制御方法。
  2. 【請求項2】前記誘電体基板が石英ガラス基板であるこ
    とを特徴とする請求項1記載のSOI基板における単結晶
    薄膜層の膜厚制御方法。
  3. 【請求項3】前記誘電体基板が熱酸化膜を形成したシリ
    コン基板であって、当該熱酸化膜を介して直接接合され
    た単結晶基板を、その露出表面側からエッチングするこ
    とを特徴とする請求項1記載のSOI基板における単結晶
    薄膜層の膜厚制御方法。
  4. 【請求項4】単結晶シリコン基板(I)または多結晶シ
    リコン基板上に、熱酸化膜を形成した単結晶シリコン基
    板(II)を接合させた後、該基板(II)表面の酸化膜を
    除去して露出させた単結晶シリコン層を化学的気相腐食
    反応によりエッチングして薄膜化させるための膜厚制御
    方法であって、前記エッチングを行なう全表面を、予め
    選択的かつ仮想的に分割して所要の微小区画を設定し、
    各微小区画について、単結晶シリコン層の層厚を測定す
    ると共に、該測定層厚と薄膜化後の所望の層厚との差に
    対応してエッチング量を設定しておき、弗素を含む分
    子、または塩素を含む分子の存在下、各微小区画毎に紫
    外光を照射することにより発生させた弗素ラジカルまた
    は塩素ラジカルによって各微小区画毎に前記エッチング
    を行なうことを特徴とするSOI基板における単結晶薄膜
    層の膜厚制御方法。
  5. 【請求項5】前記紫外光としてエキシマレーザーを用
    い、レーザー照射面におけるエッチング量を、当該レー
    ザーの照射パルス数によって制御させることを特徴とす
    る請求項1,2,3または4記載のSOI基板における単結晶薄
    膜層の膜厚制御方法。
  6. 【請求項6】前記紫外光の光源として、水銀ランプ、ハ
    ロゲンランプ、メタルハライドランプ、水銀キセノンラ
    ンプの何れかを設け、前記各微小区画毎に該微小区画を
    開閉するメカニカルシャッターと、該メカニカルシャッ
    ターの制御装置とを設け、前記光源から各微小区画への
    紫外光の照射時間を調整させることによりエッチング量
    を制御させることを特徴とする請求項1,2,3または4記
    載のSOI基板における単結晶薄膜層の膜厚制御方法。
  7. 【請求項7】前記エッチング後の単結晶シリコン層の層
    厚を測定し、該測定値と薄膜化後の所望の層厚との差に
    対応してエッチング量を設定して再びエッチングを行な
    う操作を繰り返すことを特徴とする請求項1〜6のいず
    れか一つの項記載のSOI基板における単結晶薄膜層の膜
    厚制御方法。
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