JPH0834247B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0834247B2 JPH0834247B2 JP63059731A JP5973188A JPH0834247B2 JP H0834247 B2 JPH0834247 B2 JP H0834247B2 JP 63059731 A JP63059731 A JP 63059731A JP 5973188 A JP5973188 A JP 5973188A JP H0834247 B2 JPH0834247 B2 JP H0834247B2
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- JP
- Japan
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- cell
- integrated circuit
- semiconductor integrated
- substrate
- circuit device
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は電算機を用いて、マスクレイアウトの設計を
行なうスタンダードセル方式の半導体集積回路装置に関
するものである。
行なうスタンダードセル方式の半導体集積回路装置に関
するものである。
従来の技術 従来、この種の半導体集積回路のマスクパターンは、
第２図に示すような構成であった。第２図において、11
は回路機能を内蔵したセルのセル列、12は個々の回路機
能が内蔵されている回路機能セル、13は回路機能が内蔵
されていないセルで、単に回路機能を含む回路機能セル
12間を接続するためのスルーセルと称されるものであ
り、主に隣接した回路機能セル12間の電源ライン，ウエ
ル等を接続すると共に、何らかの理由で、回路機能セル
12の上を信号線が通過できないときに、このスルーセル
13を配して、各回路機能セル12間にスペースを作り、信
号線を通過させるときによく使用される。
第２図に示すような構成であった。第２図において、11
は回路機能を内蔵したセルのセル列、12は個々の回路機
能が内蔵されている回路機能セル、13は回路機能が内蔵
されていないセルで、単に回路機能を含む回路機能セル
12間を接続するためのスルーセルと称されるものであ
り、主に隣接した回路機能セル12間の電源ライン，ウエ
ル等を接続すると共に、何らかの理由で、回路機能セル
12の上を信号線が通過できないときに、このスルーセル
13を配して、各回路機能セル12間にスペースを作り、信
号線を通過させるときによく使用される。
14はダミーセルで、構造はスルーセル13と同じである
が、セル列11の横幅を調整するときに使用される。15は
セル列11間の信号線を配線する配線領域である。
が、セル列11の横幅を調整するときに使用される。15は
セル列11間の信号線を配線する配線領域である。
発明が解決しようとする課題 このような従来の構成では、第２図に示すように、ユ
ニットセルを配列してブロックを構成する時、スルーセ
ル13またはダミーセル14がセル列11の中のかなりの領域
を占有することがある。
ニットセルを配列してブロックを構成する時、スルーセ
ル13またはダミーセル14がセル列11の中のかなりの領域
を占有することがある。
一方、CMOS型半導体特有の現象として、ラッチアップ
現象がある。これを防ぐために、様様な対策があるが、
その内の一つの対策として、基板と電源ラインとのコン
タクトを繁雑にとり、基板抵抗を下げる手法がある。従
来の手法では、回路機能を含むセル領域内でのみ、基板
と電源ラインとのコンタクトがとられていた。したがっ
て、スルーセルやダミーセルが数多く挿入されると、こ
の基板抵抗が高くなり、ラッチアップ耐量が低くなる傾
向にあった。
現象がある。これを防ぐために、様様な対策があるが、
その内の一つの対策として、基板と電源ラインとのコン
タクトを繁雑にとり、基板抵抗を下げる手法がある。従
来の手法では、回路機能を含むセル領域内でのみ、基板
と電源ラインとのコンタクトがとられていた。したがっ
て、スルーセルやダミーセルが数多く挿入されると、こ
の基板抵抗が高くなり、ラッチアップ耐量が低くなる傾
向にあった。
本発明はこのような問題点を解決するもので、スタン
ダードセルを用いてブロックを設計する際にラッチアッ
プ耐量の強化を図ることを目的とするものである。
ダードセルを用いてブロックを設計する際にラッチアッ
プ耐量の強化を図ることを目的とするものである。
課題を解決するための手段 この問題点を解決するために本発明は、スルーセルま
たはダミーセル内に基板と電源ラインとのコンタクトを
設け、基板抵抗を下げる構造にしたものである。
たはダミーセル内に基板と電源ラインとのコンタクトを
設け、基板抵抗を下げる構造にしたものである。
作用 この構成により、セル列内のどの領域にも電源と基板
の電位をとることができ、ラッチアップ耐量を向上させ
ることができる。
の電位をとることができ、ラッチアップ耐量を向上させ
ることができる。
実施例 第１図は本発明の一実施例によるスルーセルのマスク
パターン図である。Ｐウエル型のCMOSの例で示してい
る。なおダミーセルも同一構造である。第１図におい
て、１はVDD電位金属配線層、２はVSS電位金属配線層、
３はＰウエル、４はＮ型拡散層、５はコンタクトであ
り、VDD電位が、このコンタクトを通じて、基板に接地
される。また６はＰ型拡散層であり、同様にＰウエル３
内もVSS電位に接地される。空き領域の大きさにより、
このダミーセルを複数個数配列することができる。
パターン図である。Ｐウエル型のCMOSの例で示してい
る。なおダミーセルも同一構造である。第１図におい
て、１はVDD電位金属配線層、２はVSS電位金属配線層、
３はＰウエル、４はＮ型拡散層、５はコンタクトであ
り、VDD電位が、このコンタクトを通じて、基板に接地
される。また６はＰ型拡散層であり、同様にＰウエル３
内もVSS電位に接地される。空き領域の大きさにより、
このダミーセルを複数個数配列することができる。
第１図はＰウエルCMOS集積回路の例で示したがＮウエ
ルCMOS、その他のCMOS集積回路についても適用できる。
また様々な制約によりＰ型基板のみまたはＮ型基板のみ
電位をとることもある。
ルCMOS、その他のCMOS集積回路についても適用できる。
また様々な制約によりＰ型基板のみまたはＮ型基板のみ
電位をとることもある。
発明の効果 以上のように本発明によれば、セル列の空き領域に電
源と基板のコンタクトをとったスルーセルまたはダミー
セルを配置することにより、チップ面積を増大させるこ
となしにラッチアップに対して強化できるという効果が
得られる。
源と基板のコンタクトをとったスルーセルまたはダミー
セルを配置することにより、チップ面積を増大させるこ
となしにラッチアップに対して強化できるという効果が
得られる。
第１図は本発明の一実施例に用いたスルーセルの構造を
示す平面パターン図、第２図は従来例装置のマスクパタ
ーン図である。 １……VDD電位金属配線層、２……VSS電位金属配線層、
３……Ｐウエル、４……Ｎ型拡散層、５……コンタク
ト、６……Ｐ型拡散層。
示す平面パターン図、第２図は従来例装置のマスクパタ
ーン図である。 １……VDD電位金属配線層、２……VSS電位金属配線層、
３……Ｐウエル、４……Ｎ型拡散層、５……コンタク
ト、６……Ｐ型拡散層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ Ｄ
Claims (1)
- 【請求項１】回路機能セルを横方向に複数個配列する半
導体集積回路装置において、少なくとも１つの前記回路
機能セル間に、基板が電源電位に接続され、かつ回路機
能が内蔵されていない構造のセルを挿入したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059731A JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059731A JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232741A JPH01232741A (ja) | 1989-09-18 |
| JPH0834247B2 true JPH0834247B2 (ja) | 1996-03-29 |
Family
ID=13121635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059731A Expired - Lifetime JPH0834247B2 (ja) | 1988-03-14 | 1988-03-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309178A (ja) * | 2003-04-11 | 2003-10-31 | Matsushita Electric Ind Co Ltd | 半導体装置のレイアウト構造およびレイアウト設計方法 |
| JP6836137B2 (ja) * | 2016-11-17 | 2021-02-24 | セイコーエプソン株式会社 | 半導体装置及びそのレイアウト設計方法 |
-
1988
- 1988-03-14 JP JP63059731A patent/JPH0834247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232741A (ja) | 1989-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |