JPH0834280B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0834280B2 JPH0834280B2 JP1051157A JP5115789A JPH0834280B2 JP H0834280 B2 JPH0834280 B2 JP H0834280B2 JP 1051157 A JP1051157 A JP 1051157A JP 5115789 A JP5115789 A JP 5115789A JP H0834280 B2 JPH0834280 B2 JP H0834280B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- board
- terminal
- chip
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に基板端子とピンと
の配線を行う半導体装置用パッケージに関する。
の配線を行う半導体装置用パッケージに関する。
従来、半導体装置用パッケージの配線は、基板端子と
同一面に配線回路を設けていたため、チドリ状に基板端
子を設けた場合、外側の基板端子はそのまま配線回路に
配線することができたが、内側の基板端子は外側の基板
端子の間を通して配線回路に配線していた。
同一面に配線回路を設けていたため、チドリ状に基板端
子を設けた場合、外側の基板端子はそのまま配線回路に
配線することができたが、内側の基板端子は外側の基板
端子の間を通して配線回路に配線していた。
上述した従来のチドリ状にした基板端子の配線は、内
側の基板端子を外側の基板端子の間を通して配線回路に
配線していたので、内側の基板端子より外側の基板端子
が細くなってしまう。そのため、ボンディング時に基板
端子からワイヤが落ちてしまうスイッチ落ち不良や、ボ
ンディングワイヤがカールし隣りのワイヤとショートし
てしまう不良等が発生し、ボンディング歩留りが低いと
いう欠点があり、またボンディングワイヤ引張強度にお
いても通常より弱くなるため、温度サイクル等の試験を
行った場合その信頼性が低いという欠点がある。
側の基板端子を外側の基板端子の間を通して配線回路に
配線していたので、内側の基板端子より外側の基板端子
が細くなってしまう。そのため、ボンディング時に基板
端子からワイヤが落ちてしまうスイッチ落ち不良や、ボ
ンディングワイヤがカールし隣りのワイヤとショートし
てしまう不良等が発生し、ボンディング歩留りが低いと
いう欠点があり、またボンディングワイヤ引張強度にお
いても通常より弱くなるため、温度サイクル等の試験を
行った場合その信頼性が低いという欠点がある。
本発明の目的は、これらの欠点を除き、接続の信頼性
を高めた半導体装置を提供することにある。
を高めた半導体装置を提供することにある。
本発明の構成は、ICチップと、このICチップを中央部
にマウントした絶縁性基板と、この基板上で前記ICチッ
プのマウント面周辺に多数植設された外部接続用ピンと
を備え、前記基板には、この基板の一方の面に設けられ
た配線部分からなり前記ICチップの各端子とワイヤによ
りそれぞれ結線される基板端子と、前記基板面で前記各
基板端子と前記各外部接続用ピンとの間にそれぞれ配設
された配線回路とを有する半導体装置において、前記配
線回路が前記基板の両面で均数に配設されるように、そ
の配線回路の半数が前記基板の一方の面で前記基板端子
と前記外部接続用ピンとの間で直接配線され、その配線
回路の他の半数が前記基板の他方の面で前記外部接続用
ピンに配線されて前記ICチップのマウント面近傍でかつ
前記各基板端子よりそのマウント面の内側に設けたスル
ーホールまたは半スルーホールを介して前記基板端子と
接続したことを特徴とする。
にマウントした絶縁性基板と、この基板上で前記ICチッ
プのマウント面周辺に多数植設された外部接続用ピンと
を備え、前記基板には、この基板の一方の面に設けられ
た配線部分からなり前記ICチップの各端子とワイヤによ
りそれぞれ結線される基板端子と、前記基板面で前記各
基板端子と前記各外部接続用ピンとの間にそれぞれ配設
された配線回路とを有する半導体装置において、前記配
線回路が前記基板の両面で均数に配設されるように、そ
の配線回路の半数が前記基板の一方の面で前記基板端子
と前記外部接続用ピンとの間で直接配線され、その配線
回路の他の半数が前記基板の他方の面で前記外部接続用
ピンに配線されて前記ICチップのマウント面近傍でかつ
前記各基板端子よりそのマウント面の内側に設けたスル
ーホールまたは半スルーホールを介して前記基板端子と
接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の一実施例の平面図お
よびその縦断面図である。この実施例は、ガラスエポキ
シ等の電気絶縁性基板１の平面上に基板端子をチドリ状
に設け、外側の基板端子16は平面上に布設した配線回路
４によりピン挿入用スルーホール３まで配線し、ピン７
と電気的に導通させる。
よびその縦断面図である。この実施例は、ガラスエポキ
シ等の電気絶縁性基板１の平面上に基板端子をチドリ状
に設け、外側の基板端子16は平面上に布設した配線回路
４によりピン挿入用スルーホール３まで配線し、ピン７
と電気的に導通させる。
また、内側の基板端子２はその基板端子とマウント面
11の間に設けたφ0.1〜φ0.4mmのバイパス用スルーホー
ル５の通って裏面上に布設した配線回路４に結びそれか
らピン挿入用スルーホール３まで配線し、ピン７と電気
的に導通させている。この場合、基板端子の幅は外側，
内側とも0.25mm、間隔は0.15mmで0.4mmピッチとし、バ
イパスのためのスルーホール５は半田等のスルーホール
止め12により封じ込めている。
11の間に設けたφ0.1〜φ0.4mmのバイパス用スルーホー
ル５の通って裏面上に布設した配線回路４に結びそれか
らピン挿入用スルーホール３まで配線し、ピン７と電気
的に導通させている。この場合、基板端子の幅は外側，
内側とも0.25mm、間隔は0.15mmで0.4mmピッチとし、バ
イパスのためのスルーホール５は半田等のスルーホール
止め12により封じ込めている。
第２図（ａ），（ｂ）は本発明の第２の実施例の裏面
図およびその縦断面図である。この実施例では、裏面上
に基板端子を設け、外側の基板端子16は裏面上に布設し
た配線回路４によりピン挿入用スルーホール３と配線
し、ピン７と電気的に接続される。また、内側の基板端
子２はこの端子２とマウント面11との間に設けた直径0.
1〜0.5mmのバイパス用半スルーホール15と接続される。
この半スルーホール15はマウント面11を貫通させ半スル
ーホールとしており、ここを通って平面上に設けた配線
回路４によりピン挿入用スルーホール３まで配線し、ピ
ン７と電気的に接続される。この基板端子２のピッチ
は、内，外とも0.4mmにしている。基板１を打抜いた部
分には、ヒートシンク型ベース13を絶縁性樹脂14にて取
付けて、半スルーホール15を封込めるとともにマウント
面11を形成する。
図およびその縦断面図である。この実施例では、裏面上
に基板端子を設け、外側の基板端子16は裏面上に布設し
た配線回路４によりピン挿入用スルーホール３と配線
し、ピン７と電気的に接続される。また、内側の基板端
子２はこの端子２とマウント面11との間に設けた直径0.
1〜0.5mmのバイパス用半スルーホール15と接続される。
この半スルーホール15はマウント面11を貫通させ半スル
ーホールとしており、ここを通って平面上に設けた配線
回路４によりピン挿入用スルーホール３まで配線し、ピ
ン７と電気的に接続される。この基板端子２のピッチ
は、内，外とも0.4mmにしている。基板１を打抜いた部
分には、ヒートシンク型ベース13を絶縁性樹脂14にて取
付けて、半スルーホール15を封込めるとともにマウント
面11を形成する。
本実施例では、熱抵抗を1/2以下にすることができる
し、半スルーホールにすることによりボンディングワイ
ヤ８の長さを短く出来、ボンディングスピード及び歩留
を向上させることができる。
し、半スルーホールにすることによりボンディングワイ
ヤ８の長さを短く出来、ボンディングスピード及び歩留
を向上させることができる。
以上説明したように本発明は、基板端子とマウント面
の間にバイパス用スルーホール又は半スルーホールを設
け、外側の基板端子と内側の基板端子を表面上と裏面
上，又は裏面上と表面上に分けて配線回路を設けること
により、基板端子が直行型で同一間隔にした場合での基
板端子の幅は外側と内側とも等しく、放射型で同一間隔
にした場合での基板端子の幅は外側の方が内側より広く
なりボンディング性（接合性）が向上する。また、配線
回路を平面上と裏面上に２分するため同一配線幅及び間
隔にした場合、２倍の配線数にすることができ多ピン化
及び多端子化が容易になる。さらに、同一ピン及び端子
の場合、２倍の配線幅及び間隔にするとができるので電
気的特性が向上する。
の間にバイパス用スルーホール又は半スルーホールを設
け、外側の基板端子と内側の基板端子を表面上と裏面
上，又は裏面上と表面上に分けて配線回路を設けること
により、基板端子が直行型で同一間隔にした場合での基
板端子の幅は外側と内側とも等しく、放射型で同一間隔
にした場合での基板端子の幅は外側の方が内側より広く
なりボンディング性（接合性）が向上する。また、配線
回路を平面上と裏面上に２分するため同一配線幅及び間
隔にした場合、２倍の配線数にすることができ多ピン化
及び多端子化が容易になる。さらに、同一ピン及び端子
の場合、２倍の配線幅及び間隔にするとができるので電
気的特性が向上する。
第１図（ａ），（ｂ）は本発明の第１の実施例の平面図
およびその縦断面図、第２図（ａ），（ｂ）は本発明の
第２の実施例の裏面図およびその縦断面図である。 １……電気絶縁性基板、２……内側の基板端子、３……
ピン挿入用スルーホール、４……配線回路、５……バイ
パス用スルーホール、６……ICチップ、７……ピン、８
……ワイヤ、９……ICチップの端子、10……マウント部
材、11……マウント面、12……スルーホール止め、13…
…ヒートシンク型ベース、14……取付け樹脂、15……バ
イパス用半スルーホール、16……外側の基板。
およびその縦断面図、第２図（ａ），（ｂ）は本発明の
第２の実施例の裏面図およびその縦断面図である。 １……電気絶縁性基板、２……内側の基板端子、３……
ピン挿入用スルーホール、４……配線回路、５……バイ
パス用スルーホール、６……ICチップ、７……ピン、８
……ワイヤ、９……ICチップの端子、10……マウント部
材、11……マウント面、12……スルーホール止め、13…
…ヒートシンク型ベース、14……取付け樹脂、15……バ
イパス用半スルーホール、16……外側の基板。
Claims (1)
- 【請求項１】ICチップと、このICチップを中央部にマウ
ントした絶縁性基板と、この基板上で前記ICチップのマ
ウント面周辺に多数植設された外部接続用ピンとを備
え、前記基板には、この基板の一方の面に設けられた配
線部分からなり前記ICチップの各端子とワイヤによりそ
れぞれ結線される基板端子と、前記基板面で前記各基板
端子と前記各外部接続用ピンとの間にそれぞれ配設され
た配線回路とを有する半導体装置において、前記配線回
路が前記基板の両面で均数に配設されるように、その配
線回路の半数が前記基板の一方の面で前記基板端子と前
記外部接続用ピンとの間で直接配線され、その配線回路
の他の半数が前記基板の他方の面で前記外部接続用ピン
に配線されて前記ICチップのマウント面近傍でかつ前記
各基板端子よりそのマウント面の内側に設けたスルーホ
ールまたは半スルーホールを介して前記基板端子と接続
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051157A JPH0834280B2 (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051157A JPH0834280B2 (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230762A JPH02230762A (ja) | 1990-09-13 |
| JPH0834280B2 true JPH0834280B2 (ja) | 1996-03-29 |
Family
ID=12878994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051157A Expired - Lifetime JPH0834280B2 (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834280B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122358U (ja) * | 1984-07-12 | 1986-02-08 | 株式会社東芝 | ピングリツドアレイパツケ−ジ |
-
1989
- 1989-03-02 JP JP1051157A patent/JPH0834280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02230762A (ja) | 1990-09-13 |
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