JPH0834286B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0834286B2 JPH0834286B2 JP61234947A JP23494786A JPH0834286B2 JP H0834286 B2 JPH0834286 B2 JP H0834286B2 JP 61234947 A JP61234947 A JP 61234947A JP 23494786 A JP23494786 A JP 23494786A JP H0834286 B2 JPH0834286 B2 JP H0834286B2
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- Japan
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- integrated circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS集積回路装置、特に負荷抵抗と負荷容量
により構成される遅延素子回路を有するMOS集積回路装
置に関する。
により構成される遅延素子回路を有するMOS集積回路装
置に関する。
一般にMOS集積回路装置における遅延素子回路は、素
子間を接続する信号ラインの中で、他の信号ラインとの
時間的な競争関係から、意図的にある一つの信号ライン
を遅らせたい場合に使われ、常にある一定の遅延時間を
信号ラインに持たせることを要求され、負荷抵抗と負荷
容量により構成される。従来のMOS集積回路装置の遅延
素子回路の一例として、その構造平面図を第３図に、又
Ｃ−Ｄ線での構造断面図を第４図に示す。
子間を接続する信号ラインの中で、他の信号ラインとの
時間的な競争関係から、意図的にある一つの信号ライン
を遅らせたい場合に使われ、常にある一定の遅延時間を
信号ラインに持たせることを要求され、負荷抵抗と負荷
容量により構成される。従来のMOS集積回路装置の遅延
素子回路の一例として、その構造平面図を第３図に、又
Ｃ−Ｄ線での構造断面図を第４図に示す。
第４図において、負荷抵抗は半導体基板107に高濃度
拡散層108を設け、そこに金属導体との電極部111を作っ
て形成する。又、負荷容量は同じく前記半導体基板107
に低濃度イオン注入層を設け、絶縁膜113をはさむよう
に多結晶シリコン110を設けて形成する。その時、金属
導体との電極部として高濃度拡散層108の上には電極部1
14を、さらに多結晶シリコン110の上には電極部112を設
ける。以上述べたような構成からなる負荷抵抗と負荷容
量の電極部111と112を接続し、組合わせることで遅延素
子回路が形成できる。
拡散層108を設け、そこに金属導体との電極部111を作っ
て形成する。又、負荷容量は同じく前記半導体基板107
に低濃度イオン注入層を設け、絶縁膜113をはさむよう
に多結晶シリコン110を設けて形成する。その時、金属
導体との電極部として高濃度拡散層108の上には電極部1
14を、さらに多結晶シリコン110の上には電極部112を設
ける。以上述べたような構成からなる負荷抵抗と負荷容
量の電極部111と112を接続し、組合わせることで遅延素
子回路が形成できる。
従来のMOS集積回路装置における遅延素子回路におい
て、前述したように負荷抵抗と負荷容量の構造が異な
り、又設けられる位置も離れてしまうために面積の無駄
が多い。したがって、遅延素子回路を複数個有する場合
は、MOS集積回路装置全体の面積に対する影響は大き
く、チップサイズ縮小化の障害となり大きな欠点であ
る。
て、前述したように負荷抵抗と負荷容量の構造が異な
り、又設けられる位置も離れてしまうために面積の無駄
が多い。したがって、遅延素子回路を複数個有する場合
は、MOS集積回路装置全体の面積に対する影響は大き
く、チップサイズ縮小化の障害となり大きな欠点であ
る。
そこで本発明の目的は、以上の欠点を解決し面積に無
駄のないコンパクトな遅延素子回路を有するMOS集積回
路装置を提供することにある。
駄のないコンパクトな遅延素子回路を有するMOS集積回
路装置を提供することにある。
本発明のMOS集積回路装置は、半導体基板上に低濃度
イオン注入層と高濃度拡散層と多結晶シリコンとを備
え、その組合せとしてまず高濃度拡散層により金属導体
との電極部を作り、さらに絶縁膜をはさむように低濃度
イオン注入層と多結晶シリコンを設けて負荷容量を形成
する。この時に、前記低濃度イオン注入層か多結晶シリ
コンのどちらかの形状を、ある一定の抵抗値が得られる
ように任意に作ることで、負荷抵抗と負荷容量を同時
に、そして同一場所に配置した構造となる。このように
することにより、面積に無駄のないコンパクトな遅延素
子回路が得られる。
イオン注入層と高濃度拡散層と多結晶シリコンとを備
え、その組合せとしてまず高濃度拡散層により金属導体
との電極部を作り、さらに絶縁膜をはさむように低濃度
イオン注入層と多結晶シリコンを設けて負荷容量を形成
する。この時に、前記低濃度イオン注入層か多結晶シリ
コンのどちらかの形状を、ある一定の抵抗値が得られる
ように任意に作ることで、負荷抵抗と負荷容量を同時
に、そして同一場所に配置した構造となる。このように
することにより、面積に無駄のないコンパクトな遅延素
子回路が得られる。
以下本発明の詳細を、その実施例につき図面を参照し
て説明する。第１図は、本発明の一実施例のMOS集積回
路装置における遅延素子回路を示す構造平面図である。
第２図は、第１図のＡ−Ｂ線での構造断面図である。第
２図において、半導体基板６に低濃度イオン注入層７を
設け、次に高濃度拡散層11を設けて、負荷容量の金属導
体との電極部12を作る。ここで、従来負荷抵抗は前記高
濃度拡散層11を使っていたが、その変わりとして多結晶
シリコンを使うことにより絶縁濃10をはさむように低濃
度イオン注入層７の上に多結晶シリコン８を設ける。こ
の時、第１図のように多結晶シリコン８は、任意幅で蛇
行させて設ける。このようにすると、負荷抵抗と負荷容
量は、同時に、又同一場所に重ねて配置し、形成するこ
とができ、面積の無駄がなくなる。第１図の素子面積
（Ｘ×Ｙ）と第３図の素子面積（Ｗ×Ｚ）を比較する
と、確実に４割から５割程度の縮小ができる。ここでの
説明では、負荷抵抗として多結晶シリコンを任意の幅及
び形状にしているが、低濃度イオン注入層でも可能であ
る。
て説明する。第１図は、本発明の一実施例のMOS集積回
路装置における遅延素子回路を示す構造平面図である。
第２図は、第１図のＡ−Ｂ線での構造断面図である。第
２図において、半導体基板６に低濃度イオン注入層７を
設け、次に高濃度拡散層11を設けて、負荷容量の金属導
体との電極部12を作る。ここで、従来負荷抵抗は前記高
濃度拡散層11を使っていたが、その変わりとして多結晶
シリコンを使うことにより絶縁濃10をはさむように低濃
度イオン注入層７の上に多結晶シリコン８を設ける。こ
の時、第１図のように多結晶シリコン８は、任意幅で蛇
行させて設ける。このようにすると、負荷抵抗と負荷容
量は、同時に、又同一場所に重ねて配置し、形成するこ
とができ、面積の無駄がなくなる。第１図の素子面積
（Ｘ×Ｙ）と第３図の素子面積（Ｗ×Ｚ）を比較する
と、確実に４割から５割程度の縮小ができる。ここでの
説明では、負荷抵抗として多結晶シリコンを任意の幅及
び形状にしているが、低濃度イオン注入層でも可能であ
る。
又、遅延素子回路として限定しているが、実際には負
荷抵抗と負荷容量を組合れた回路ならば、本実施例のよ
うな構造にできる。
荷抵抗と負荷容量を組合れた回路ならば、本実施例のよ
うな構造にできる。
以上説明したように本発明は、負荷抵抗と負荷容量を
同時に、又、同一場所に重ねて配置する構造により、面
積の無駄をなくし、コンパクトな遅延素子回路を形成す
ることができるという点で、その効果は非常に大きい。
同時に、又、同一場所に重ねて配置する構造により、面
積の無駄をなくし、コンパクトな遅延素子回路を形成す
ることができるという点で、その効果は非常に大きい。
第１図は本発明のMOS集積回路装置における遅延素子回
路の構造平面図で、第２図は、第１図のＡ−Ｂ線での構
造断面図である。 第３図は、従来の構造平面図で、第４図は、第３図のＣ
−Ｄ線での構造断面図である。 6,107……半導体基板、1,11,101,108……高濃度拡散
層、2,7,102,109……低濃度イオン注入層、3,8,103,110
……多結晶シリコン、10,113……絶縁膜、4,5,9,12,10
4,105,106,111,112,114……金属導体との電極部。
路の構造平面図で、第２図は、第１図のＡ−Ｂ線での構
造断面図である。 第３図は、従来の構造平面図で、第４図は、第３図のＣ
−Ｄ線での構造断面図である。 6,107……半導体基板、1,11,101,108……高濃度拡散
層、2,7,102,109……低濃度イオン注入層、3,8,103,110
……多結晶シリコン、10,113……絶縁膜、4,5,9,12,10
4,105,106,111,112,114……金属導体との電極部。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 １０２ Ａ
Claims (1)
- 【請求項１】半導体基板の所定の領域に形成された低濃
度領域と、この低濃度領域上に絶縁膜を介して形成され
た抵抗領域とを有し、前記低濃度領域の一辺およびこれ
と対抗する辺にそって容量部の電極取り出しとなる高濃
度領域が形成され、前記抵抗領域の一端側に接続される
第１の端子と他端側に接続される第２の端子とを前記低
濃度領域の前記一辺および前記対抗する辺によってはさ
まれた辺と同一方向に取り出されるように配置し、対抗
する２つの前記高濃度領域を前記第１の端子および第２
の端子とが取り出される側の辺とは反対なる辺にそって
導電層で接続した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234947A JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234947A JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388855A JPS6388855A (ja) | 1988-04-19 |
| JPH0834286B2 true JPH0834286B2 (ja) | 1996-03-29 |
Family
ID=16978753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234947A Expired - Fee Related JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834286B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514612A (en) * | 1993-03-03 | 1996-05-07 | California Micro Devices, Inc. | Method of making a semiconductor device with integrated RC network and schottky diode |
| US5801065A (en) * | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
| KR20010059450A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 지연회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329792B2 (ja) * | 1972-08-24 | 1978-08-23 | ||
| JPS5924545B2 (ja) * | 1974-09-10 | 1984-06-09 | 日本電気株式会社 | 半導体装置 |
-
1986
- 1986-10-01 JP JP61234947A patent/JPH0834286B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6388855A (ja) | 1988-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |