JPS6388855A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6388855A JPS6388855A JP61234947A JP23494786A JPS6388855A JP S6388855 A JPS6388855 A JP S6388855A JP 61234947 A JP61234947 A JP 61234947A JP 23494786 A JP23494786 A JP 23494786A JP S6388855 A JPS6388855 A JP S6388855A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- load
- layer
- integrated circuit
- circuit device
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ集積回路装置、特に負荷抵抗と負荷容量
により構成される遅延素子回路を有するＭＯＳ集積回路
装置に関する。
により構成される遅延素子回路を有するＭＯＳ集積回路
装置に関する。
一般にＭＯＳ集積回路装置における遅延素子回路は、素
子間を接続する信号ラインの中で、仙の信号ラインとの
時間的な競争関係から、意図的にある一つの信号ライン
を遅らせたい場合に使われ、常にある一定の遅延時間を
信号ラインに持たせることを請求され、負荷抵抗と負荷
容量により構成される。従来のＭＯＳ集積回路装置の遅
延素子回−の一例とし、で、その構造平面図を第３図に
、又Ｃ−Ｄ線での構造断面図を第４図に示す。
子間を接続する信号ラインの中で、仙の信号ラインとの
時間的な競争関係から、意図的にある一つの信号ライン
を遅らせたい場合に使われ、常にある一定の遅延時間を
信号ラインに持たせることを請求され、負荷抵抗と負荷
容量により構成される。従来のＭＯＳ集積回路装置の遅
延素子回−の一例とし、で、その構造平面図を第３図に
、又Ｃ−Ｄ線での構造断面図を第４図に示す。
第４図において、負荷抵抗は半導体基板１０７に高濃度
拡散層１０８を設け、そこに金属導体との電極部１１１
を作って形成する。又、負荷容量は同じく前記半導体基
板１０７に低濃度イオン注入層を設け、絶＃紛’ １１
３をけさむように多結晶シリコン１１０を設けて形成す
る。その時、金属導体との電極部として高濃度拡散層１
０８の上には電極部１１４を、さらに多結晶シリコン１
１０の上には電極部１１２を設ける。以上述べたような
構成からなる負荷抵抗と負荷容量の電極部１１１と１１
２を接続し、組合わせることで遅延素子回路が形成でき
る。
拡散層１０８を設け、そこに金属導体との電極部１１１
を作って形成する。又、負荷容量は同じく前記半導体基
板１０７に低濃度イオン注入層を設け、絶＃紛’ １１
３をけさむように多結晶シリコン１１０を設けて形成す
る。その時、金属導体との電極部として高濃度拡散層１
０８の上には電極部１１４を、さらに多結晶シリコン１
１０の上には電極部１１２を設ける。以上述べたような
構成からなる負荷抵抗と負荷容量の電極部１１１と１１
２を接続し、組合わせることで遅延素子回路が形成でき
る。
従来のＭＯＳ集積回路装置における遅延素子回路におい
て、前述したように負荷抵抗と負荷容１１の構造が異な
り、又設けられる位置も離れてし甘うために面積の無駄
が多い。したがって、運グ■二素子回路を複数個有する
場合は、ＭＯＳ集積回路装置全体の面積に対する影響は
大きく、チップサイズ縮小化の障害となり大きな欠点で
ある。
て、前述したように負荷抵抗と負荷容１１の構造が異な
り、又設けられる位置も離れてし甘うために面積の無駄
が多い。したがって、運グ■二素子回路を複数個有する
場合は、ＭＯＳ集積回路装置全体の面積に対する影響は
大きく、チップサイズ縮小化の障害となり大きな欠点で
ある。
そこで本発明の目的は、以上の欠点を解決し面積に無駄
のないコンパクトな遅延素子回路を有するＭＯＳ集積回
路装置を提供することにある。
のないコンパクトな遅延素子回路を有するＭＯＳ集積回
路装置を提供することにある。
本発明のＭＯＳ集積回路装置は、半導体基板上に低濃度
イオン注入層と高濃度拡散層と多結晶シリコンとを備え
、その組合せとしてまず高濃度拡散層により金属導体と
の電極部を作り、さらに絶縁膜をはさむように低濃度イ
オン注入層と多結晶シリコンを設けて負荷容量を形成す
る。この時に、前記低濃度イオン注入層か多結晶シリコ
ンのどちらかの形状を、ある一定の抵抗値が得られるよ
うに任意に作ることで、負荷抵抗と負荷容量を同時に１
そして同一場所に配置した構造となる。このようにする
ことにより、面積に無駄のないコンパクトな遅延素子回
路が得られる。
イオン注入層と高濃度拡散層と多結晶シリコンとを備え
、その組合せとしてまず高濃度拡散層により金属導体と
の電極部を作り、さらに絶縁膜をはさむように低濃度イ
オン注入層と多結晶シリコンを設けて負荷容量を形成す
る。この時に、前記低濃度イオン注入層か多結晶シリコ
ンのどちらかの形状を、ある一定の抵抗値が得られるよ
うに任意に作ることで、負荷抵抗と負荷容量を同時に１
そして同一場所に配置した構造となる。このようにする
ことにより、面積に無駄のないコンパクトな遅延素子回
路が得られる。
以下本発明の詳細を、その実施例につき図面を参照して
説明する。第１図は、本発明の一実施例のＭＯＳ集積回
路装置における遅延素子回路を示す構造平面図である。
説明する。第１図は、本発明の一実施例のＭＯＳ集積回
路装置における遅延素子回路を示す構造平面図である。
第２図は、第１図のＡ−Ｂ線での構造断面図である。第
２図において、半導体基板６に低濃度イオン注入層７を
設け、次に高濃度拡散層１１を設けて、負荷容量の金属
導体との電極部１２を作る。ここで、従来負荷抵抗は前
記高濃度拡散層１１を使っていたが、その変わりとして
多結晶シリコンを使うことにより絶縁製１０をはさむよ
うに低濃度イオン注入層７の上に多結晶シリコン８を設
ける。この時、第１図のように多結晶シリコン８は、任
意幅で蛇行させて設ける。
２図において、半導体基板６に低濃度イオン注入層７を
設け、次に高濃度拡散層１１を設けて、負荷容量の金属
導体との電極部１２を作る。ここで、従来負荷抵抗は前
記高濃度拡散層１１を使っていたが、その変わりとして
多結晶シリコンを使うことにより絶縁製１０をはさむよ
うに低濃度イオン注入層７の上に多結晶シリコン８を設
ける。この時、第１図のように多結晶シリコン８は、任
意幅で蛇行させて設ける。
このようにすると、負荷抵抗と負荷容′Ｍ＃は、同時に
、又同一場所に重ねて配置し、形成することができ、面
積の無駄がなくなる。第１図の素子面積（ＸｘＹ） と
第３図の素−１ｒＴＭ（ＷｘＺ） を比ｆｆすると、確
実に４割から５割程度の縮小ができる。
、又同一場所に重ねて配置し、形成することができ、面
積の無駄がなくなる。第１図の素子面積（ＸｘＹ） と
第３図の素−１ｒＴＭ（ＷｘＺ） を比ｆｆすると、確
実に４割から５割程度の縮小ができる。
ここでの説明では、負荷抵抗として多結晶シリコンを任
意の幅及び形状にしているが、低濃度イオン注入層でも
可能である。
意の幅及び形状にしているが、低濃度イオン注入層でも
可能である。
又、遅延素子回路として限定しているが、実際には負荷
抵抗と負荷容量を組合れた回路ならば、本実施例のよう
な構造にできる。
抵抗と負荷容量を組合れた回路ならば、本実施例のよう
な構造にできる。
以上説明したように本発明け、負荷抵抗と負荷容量を同
時に、又、同一場所に重ねて配置する構造により、面積
の無駄をなくシ、コンパクトな遅延素子回路を形成する
ことができるという点で、その効果は非常に大きい。
時に、又、同一場所に重ねて配置する構造により、面積
の無駄をなくシ、コンパクトな遅延素子回路を形成する
ことができるという点で、その効果は非常に大きい。
第１図は本発明のＭＯＳ集積回路装置における遅延素子
回路の構造平面図で、第２図は、第１図のＡ−Ｂ線での
構造断面図である。 第３図は、従来の構造平面図で、第４図は、第３図のＣ
−Ｄ線での構造断面図である。 ６．１０７・・・・・・半導体基板、１ 、１１ 、１
０１ 、１０８・・・・・・高濃度拡散層、２，７，１
０２，１０９・・・・・・低濃度イオン注入層、３，８
，１０３，１１０・・・・・・多結晶シリコン、１０，
１１３・・・・・・絶縁膜、４，５，９．１２’、１０
４゜１０５．１０６，１１１，１１２，１１４・・・・
・・金属導体との電極部。 ６一 Ｎ−−Ｈ 」 く 一つら７一
回路の構造平面図で、第２図は、第１図のＡ−Ｂ線での
構造断面図である。 第３図は、従来の構造平面図で、第４図は、第３図のＣ
−Ｄ線での構造断面図である。 ６．１０７・・・・・・半導体基板、１ 、１１ 、１
０１ 、１０８・・・・・・高濃度拡散層、２，７，１
０２，１０９・・・・・・低濃度イオン注入層、３，８
，１０３，１１０・・・・・・多結晶シリコン、１０，
１１３・・・・・・絶縁膜、４，５，９．１２’、１０
４゜１０５．１０６，１１１，１１２，１１４・・・・
・・金属導体との電極部。 ６一 Ｎ−−Ｈ 」 く 一つら７一
Claims (1)
- 【特許請求の範囲】 ＭＯＳ集積回路装置において、半導体基板上に低濃度イ
オン注入層と高濃度拡散層と多結晶シリコンとを備え、
その組合せとしてまず高濃度拡散層により金属導体との
電極部を作り、さらに絶縁膜をはさむように低濃度イオ
ン注入層と多結晶シリコンを設けて負荷容量を形成する
。 この時に、前記低濃度イオン注入層か多結晶シリコンの
どちらかの形状を、ある一定の抵抗値が得られるように
任意に作ることで、負荷抵抗と負荷容量を同時に、そし
て同一場所に配置することを特徴とするＭＯＳ集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234947A JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234947A JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388855A true JPS6388855A (ja) | 1988-04-19 |
| JPH0834286B2 JPH0834286B2 (ja) | 1996-03-29 |
Family
ID=16978753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234947A Expired - Fee Related JPH0834286B2 (ja) | 1986-10-01 | 1986-10-01 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834286B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297366A (ja) * | 1994-04-21 | 1995-11-10 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| US5801065A (en) * | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| EP0775367A4 (en) * | 1994-07-28 | 2000-04-19 | Micro Devices Corp California | SEMICONDUCTOR ARRANGEMENT WITH INTEGRATED RC NETWORK AND SCHOTTKY DIODE |
| KR20010059450A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 지연회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938072A (ja) * | 1972-08-24 | 1974-04-09 | ||
| JPS5131188A (ja) * | 1974-09-10 | 1976-03-17 | Nippon Electric Co |
-
1986
- 1986-10-01 JP JP61234947A patent/JPH0834286B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938072A (ja) * | 1972-08-24 | 1974-04-09 | ||
| JPS5131188A (ja) * | 1974-09-10 | 1976-03-17 | Nippon Electric Co |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801065A (en) * | 1994-02-03 | 1998-09-01 | Universal Semiconductor, Inc. | Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection |
| JPH07297366A (ja) * | 1994-04-21 | 1995-11-10 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| EP0775367A4 (en) * | 1994-07-28 | 2000-04-19 | Micro Devices Corp California | SEMICONDUCTOR ARRANGEMENT WITH INTEGRATED RC NETWORK AND SCHOTTKY DIODE |
| KR20010059450A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 지연회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834286B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |