JPH0834287B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0834287B2 JPH0834287B2 JP62331812A JP33181287A JPH0834287B2 JP H0834287 B2 JPH0834287 B2 JP H0834287B2 JP 62331812 A JP62331812 A JP 62331812A JP 33181287 A JP33181287 A JP 33181287A JP H0834287 B2 JPH0834287 B2 JP H0834287B2
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- JP
- Japan
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- integrated circuit
- type
- chip
- pad
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にバイポーラ・
トランジスタを含み静電破壊及び逆バイアス保護手段を
備えた半導体集積回路に関する。
トランジスタを含み静電破壊及び逆バイアス保護手段を
備えた半導体集積回路に関する。
従来、この種の半導体集積回路において、最高電位パ
ッド（以下VCCパッドと呼ぶ）と他のパッドとの間に静
電破壊対策用保護素子としてＰ−Ｎ接合ダイオードが用
いられているが、このＰ−Ｎ接合ダイオードは、第３図
に示すように、絶縁領域（例えば６−５）で区画された
Ｎ型半導体層（例えば５−５）に選択的にＰ型領域３を
設けた構成になっていて、それぞれのＰ−Ｎ接合ダイオ
ードは個別に絶縁領域で区画されていた。
ッド（以下VCCパッドと呼ぶ）と他のパッドとの間に静
電破壊対策用保護素子としてＰ−Ｎ接合ダイオードが用
いられているが、このＰ−Ｎ接合ダイオードは、第３図
に示すように、絶縁領域（例えば６−５）で区画された
Ｎ型半導体層（例えば５−５）に選択的にＰ型領域３を
設けた構成になっていて、それぞれのＰ−Ｎ接合ダイオ
ードは個別に絶縁領域で区画されていた。
上述した従来の半導体集積回路は、それぞれ個別に絶
縁領域で区画されたＰ−Ｎ接合ダイオードを保護素子と
して有しているので、チップサイズが大きい、若くは保
護能力が低いという欠点がある。
縁領域で区画されたＰ−Ｎ接合ダイオードを保護素子と
して有しているので、チップサイズが大きい、若くは保
護能力が低いという欠点がある。
〔問題点を解決するための手段〕 本発明の半導体集積回路は、第１導電型半導体基板上
に第２導電型半導体層を設けてなるチップにパイボーラ
・トランジスタを含む素子を集積してなり、前記チップ
の周辺部に周回して設けられ絶縁領域で区画され最高電
位が印加される第２導電型の帯状領域と前記帯状領域に
それぞれ選択的に形成された第１導電型領域とからなる
複数のＰ−Ｎ接合ダイオードが最高電位パッドと他のパ
ッドとの間に挿入される保護素子として前記帯状領域を
共有して設けられているというものである。
に第２導電型半導体層を設けてなるチップにパイボーラ
・トランジスタを含む素子を集積してなり、前記チップ
の周辺部に周回して設けられ絶縁領域で区画され最高電
位が印加される第２導電型の帯状領域と前記帯状領域に
それぞれ選択的に形成された第１導電型領域とからなる
複数のＰ−Ｎ接合ダイオードが最高電位パッドと他のパ
ッドとの間に挿入される保護素子として前記帯状領域を
共有して設けられているというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図及び第２図はそれぞれ本発明の一実施例を示す
平面模式図及び断面図である。
平面模式図及び断面図である。
この実施例はＰ型半導体基板８上にＮ型半導体層を設
けてなるチップ４にパイボーラ・トラジスタ（図示せ
ず）を含む素子を集積してなり、チップ４の周辺部に周
回して設けられ絶縁領域６（P+分離領域）で区画された
Ｎ型の帯状領域５と帯状領域５に選択的に形成されたＰ
型領域３−１、…とからなるＰ−Ｎ接合ダイオードを保
護素子として備えているというものである。
けてなるチップ４にパイボーラ・トラジスタ（図示せ
ず）を含む素子を集積してなり、チップ４の周辺部に周
回して設けられ絶縁領域６（P+分離領域）で区画された
Ｎ型の帯状領域５と帯状領域５に選択的に形成されたＰ
型領域３−１、…とからなるＰ−Ｎ接合ダイオードを保
護素子として備えているというものである。
VCCパッド１−１はN+型領域２に接続され、パッド１
−２〜１−８はそれぞれＰ型領域３−１〜３−７に接続
されている。各Ｐ−Ｎ接合ダイオードの陰極はＮ型半導
体層５、N+型埋込層９を共有している。Ｐ型領域３−１
〜３−７及びN+型領域２はそれぞれ縦型NPNトランジス
タのベース領域及びエミッタ領域と同一工程で形成でき
る。
−２〜１−８はそれぞれＰ型領域３−１〜３−７に接続
されている。各Ｐ−Ｎ接合ダイオードの陰極はＮ型半導
体層５、N+型埋込層９を共有している。Ｐ型領域３−１
〜３−７及びN+型領域２はそれぞれ縦型NPNトランジス
タのベース領域及びエミッタ領域と同一工程で形成でき
る。
従来例のように、Ｐ−Ｎ接合ダイオードをそれぞれ別
々に絶縁せず、チップ周辺部に周回して帯状領域を設け
てあるので、配線も簡略で済み、スペースを有効に利用
でき、Ｐ型領域３−１〜３−７の面積も大きくとれ保護
ダイオードとして十分な能力をもたせることができる。
々に絶縁せず、チップ周辺部に周回して帯状領域を設け
てあるので、配線も簡略で済み、スペースを有効に利用
でき、Ｐ型領域３−１〜３−７の面積も大きくとれ保護
ダイオードとして十分な能力をもたせることができる。
以上説明したように本発明はチップの周辺部に周回し
て設けた帯状領域を利用してＰ−Ｎ接合ダイオードを設
けることにより、チップ面積の有効活用が企れ、保護ダ
イオードの機能向上が実現できるという効果がある。
て設けた帯状領域を利用してＰ−Ｎ接合ダイオードを設
けることにより、チップ面積の有効活用が企れ、保護ダ
イオードの機能向上が実現できるという効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す平
面模式図及び断面図、第３図は従来の例を示す平面模式
図である。 １−１……VCCパッド、１−２〜１−８……パッド、２
……N+型領域、３−１〜３−７……Ｐ型領域、４……チ
ップ、５……Ｎ型の帯状領域、５−１〜５−７……Ｎ型
半導体層、6,6−5,6−８……絶縁領域,7−１〜７−８…
…配線、８……Ｐ型半導体基板、９……N+型埋込層、10
……酸化シリコン膜。
面模式図及び断面図、第３図は従来の例を示す平面模式
図である。 １−１……VCCパッド、１−２〜１−８……パッド、２
……N+型領域、３−１〜３−７……Ｐ型領域、４……チ
ップ、５……Ｎ型の帯状領域、５−１〜５−７……Ｎ型
半導体層、6,6−5,6−８……絶縁領域,7−１〜７−８…
…配線、８……Ｐ型半導体基板、９……N+型埋込層、10
……酸化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62 27/06
Claims (1)
- 【請求項１】第１導電型半導体基板上に第２導電型半導
体層を設けてなるチップにバイポーラ・トランジスタを
含む素子を集積してなり、前記チップの周辺部に周回し
て設けられ絶縁領域で区画され最高電位が印加される第
２導電型の帯状領域と前記帯状領域にそれぞれ選択的に
形成された第１導電型領域とからなる複数のＰ−Ｎ接合
ダイオードが最高電位パッドと他のパッドとの間に挿入
される保護素子として前記帯状領域を共有して設けられ
ていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331812A JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331812A JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171262A JPH01171262A (ja) | 1989-07-06 |
| JPH0834287B2 true JPH0834287B2 (ja) | 1996-03-29 |
Family
ID=18247922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331812A Expired - Fee Related JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834287B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JPH0434963A (ja) * | 1990-05-30 | 1992-02-05 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP4695823B2 (ja) * | 2003-02-28 | 2011-06-08 | ミツミ電機株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518852B2 (ja) * | 1987-06-12 | 1996-07-31 | 富士通株式会社 | 半導体集積回路装置 |
-
1987
- 1987-12-25 JP JP62331812A patent/JPH0834287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171262A (ja) | 1989-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |