JPH0834406B2 - 入力加重形トランスバーサルフィルタ - Google Patents
入力加重形トランスバーサルフィルタInfo
- Publication number
- JPH0834406B2 JPH0834406B2 JP2171201A JP17120190A JPH0834406B2 JP H0834406 B2 JPH0834406 B2 JP H0834406B2 JP 2171201 A JP2171201 A JP 2171201A JP 17120190 A JP17120190 A JP 17120190A JP H0834406 B2 JPH0834406 B2 JP H0834406B2
- Authority
- JP
- Japan
- Prior art keywords
- tap
- adder
- sampled
- transversal filter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Complex Calculations (AREA)
- Picture Signal Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、映像信号や音声信号等のディジタル信号
を実時間でフィルタ演算処理する入力加重形トランスバ
ーサルフィルタに関する。
を実時間でフィルタ演算処理する入力加重形トランスバ
ーサルフィルタに関する。
（従来の技術） 第６図は、従来の６タップの入力加重形トランスバー
サルフィルタを示すものである。このトランスバーサル
フィルタにおいて、入力端子１には周期Ｔ毎にサンプリ
ングされて標本化された標本化系列信号｛Ｘ（ｉ）｝が
供給される。この標本化系列信号｛Ｘ（ｉ）｝は６個の
係数器10〜15に供給される。これら係数器10〜14では入
力信号としての標本化系列信号｛Ｘ（ｉ）｝に対して係
数C0〜C4を乗算し、その結果をそれぞれ加算器20〜24に
供給する。前記係数器15は入力信号に係数C5を乗算し、
その出力を遅延時間Ｔを有する遅延素子34に供給する。
サルフィルタを示すものである。このトランスバーサル
フィルタにおいて、入力端子１には周期Ｔ毎にサンプリ
ングされて標本化された標本化系列信号｛Ｘ（ｉ）｝が
供給される。この標本化系列信号｛Ｘ（ｉ）｝は６個の
係数器10〜15に供給される。これら係数器10〜14では入
力信号としての標本化系列信号｛Ｘ（ｉ）｝に対して係
数C0〜C4を乗算し、その結果をそれぞれ加算器20〜24に
供給する。前記係数器15は入力信号に係数C5を乗算し、
その出力を遅延時間Ｔを有する遅延素子34に供給する。
前記加算器20〜24は、遅延素子30〜34と交互になるよ
う直列接続されており、加算器20の出力信号は遅延素子
４を介して出力端子２に出力される。前記遅延素子30〜
34および４はクロック信号CKによって駆動されている。
う直列接続されており、加算器20の出力信号は遅延素子
４を介して出力端子２に出力される。前記遅延素子30〜
34および４はクロック信号CKによって駆動されている。
上記トランスバーサルフィルタの加算器20から出力さ
れる系列信号｛Ｙ（ｉ）｝は と表される。この系列信号｛Ｙ（ｉ）｝を遅延素子４で
Ｔ期間保持したものが、このトランスバーサルフィルタ
の最終的な出力信号となる。
れる系列信号｛Ｙ（ｉ）｝は と表される。この系列信号｛Ｙ（ｉ）｝を遅延素子４で
Ｔ期間保持したものが、このトランスバーサルフィルタ
の最終的な出力信号となる。
第７図は、このトランスバーサルフィルタの実際のハ
ードウェア構成を示すものである。このトランスバーサ
ルフィルタは複数のタップ演算部41によって構成されて
いる。
ードウェア構成を示すものである。このトランスバーサ
ルフィルタは複数のタップ演算部41によって構成されて
いる。
第８図は第７図に示すタップ演算部41の構成を示すもの
である。同図において、パイプライン形乗算器42と加算
器43の相互間には、係数器としてのパイプライン形乗算
器42の演算速度を考慮して、例えばシフトレジスタによ
って構成された遅延素子44が設けられている。このタッ
プ演算部41では、パイプライン形乗算器42において標本
化系列信号｛Ｘ（ｉ）｝と係数Ciとが乗算された結果を
遅延素子44でクロック信号CKに同期して保持し、加算器
43において、これに図示せぬ前段のタップ演算部から出
力された系列信号｛Ｙ（ｉ−１）｝を加算し、遅延素子
45によって所定時間遅延して系列信号｛Ｙ（ｉ）｝を出
力している。
である。同図において、パイプライン形乗算器42と加算
器43の相互間には、係数器としてのパイプライン形乗算
器42の演算速度を考慮して、例えばシフトレジスタによ
って構成された遅延素子44が設けられている。このタッ
プ演算部41では、パイプライン形乗算器42において標本
化系列信号｛Ｘ（ｉ）｝と係数Ciとが乗算された結果を
遅延素子44でクロック信号CKに同期して保持し、加算器
43において、これに図示せぬ前段のタップ演算部から出
力された系列信号｛Ｙ（ｉ−１）｝を加算し、遅延素子
45によって所定時間遅延して系列信号｛Ｙ（ｉ）｝を出
力している。
第９図は第７図に示すトランスバーサルフィルタのタ
イミングチャートを示すものであり、第10図は第８図に
示すパイプライン形乗算器42の一例を示すものである。
これは標本化系列信号｛Ｘ（ｉ）｝が５ビット、係数Ci
が５ビットの場合を示している。
イミングチャートを示すものであり、第10図は第８図に
示すパイプライン形乗算器42の一例を示すものである。
これは標本化系列信号｛Ｘ（ｉ）｝が５ビット、係数Ci
が５ビットの場合を示している。
第10図において、パイプライン形乗算器42は、ハーフ
アダー（HA）、フルアダー（FA）によって構成され、標
本化系列信号｛Ｘ（ｉ）｝と係数を乗算する乗算部42
a、および複数のシフトレジスタによって構成されたパ
イプライン用の遅延回路42b、この遅延回路42bを構成す
るシフトレジスタR25〜R32の出力を加算するハーフアダ
ーH15、フルアダーF37〜F39によって構成された加算器4
2cによって構成されている。
アダー（HA）、フルアダー（FA）によって構成され、標
本化系列信号｛Ｘ（ｉ）｝と係数を乗算する乗算部42
a、および複数のシフトレジスタによって構成されたパ
イプライン用の遅延回路42b、この遅延回路42bを構成す
るシフトレジスタR25〜R32の出力を加算するハーフアダ
ーH15、フルアダーF37〜F39によって構成された加算器4
2cによって構成されている。
（発明が解決しようとする課題） ところで、上記構成のタップ演算部41は、パイプライ
ン形乗算器42内に遅延回路42bを有するとともに、この
パイプライン形乗算器42の出力を遅延する遅延素子44を
有している。したがって、この回路を集積回路化した場
合、遅延素子を構成するシフトレジスタの数が多いた
め、チップの面積が大きくなり製造コストが高騰すると
いう問題を有している。
ン形乗算器42内に遅延回路42bを有するとともに、この
パイプライン形乗算器42の出力を遅延する遅延素子44を
有している。したがって、この回路を集積回路化した場
合、遅延素子を構成するシフトレジスタの数が多いた
め、チップの面積が大きくなり製造コストが高騰すると
いう問題を有している。
また、シフトレジスタの数が多いため、このトランス
バーサルフィルタを複数個カスケード接続した場合、シ
ステム遅延量が増大し、これを回避するため、後段のト
ランスバーサルフィルタに無用なフルアダーを必要とす
るものであった。
バーサルフィルタを複数個カスケード接続した場合、シ
ステム遅延量が増大し、これを回避するため、後段のト
ランスバーサルフィルタに無用なフルアダーを必要とす
るものであった。
この発明は、上記従来のトランスバーサルフィルタの
課題を解決するものであり、その目的とするところは、
集積回路化した場合チップ面積が小さく、しかも、シス
テム遅延量が少ない入力加重形トランスバーサルフィル
タを提供しようとするものである。
課題を解決するものであり、その目的とするところは、
集積回路化した場合チップ面積が小さく、しかも、シス
テム遅延量が少ない入力加重形トランスバーサルフィル
タを提供しようとするものである。
（課題を解決するための手段） この発明は、上記課題を解決するため、所定周期毎に
標本化された標本化系列信号と係数とを乗算する複数の
タップ演算部を有する入力加重形トランスバーサルフィ
ルタにおいて、前記各タップ演算部は所定周期毎に標本
化された標本化系列信号と係数とを乗算する複数の乗算
回路と、これら乗算回路の乗算とともに、この乗算結果
に前段のタップ演算部から供給される系列信号を加算す
る複数の加算回路と、これら加算回路の加算結果および
乗算回路の乗算結果をそれぞれ所定時間遅延する遅延回
路と、これら遅延回路の出力を加算し、出力系列信号を
生成する加算回路とを設けている。
標本化された標本化系列信号と係数とを乗算する複数の
タップ演算部を有する入力加重形トランスバーサルフィ
ルタにおいて、前記各タップ演算部は所定周期毎に標本
化された標本化系列信号と係数とを乗算する複数の乗算
回路と、これら乗算回路の乗算とともに、この乗算結果
に前段のタップ演算部から供給される系列信号を加算す
る複数の加算回路と、これら加算回路の加算結果および
乗算回路の乗算結果をそれぞれ所定時間遅延する遅延回
路と、これら遅延回路の出力を加算し、出力系列信号を
生成する加算回路とを設けている。
さらに、この発明は、所定周期毎に標本化された標本
化系列信号と係数とを乗算する複数のタップ演算部と、
隣接するタップ演算部の間に設けられた第１の遅延回路
とを有し、前記複数のタップ演算部の各々は、前記標本
化系列信号と係数との乗算を実行し、全加算器アレイを
含む第１の加算器アレイと、前段のタップ演算部の出力
と前記第１の加算器アレイで実行された乗算の結果とを
加算し、全加算器アレイ及び半加算器アレイを含む第２
の加算器アレイと、前記第１及び第２の加算器アレイの
出力信号を所定時間遅延する第２の遅延回路と、この第
２の遅延回路の出力を加算する加算手段とを有してい
る。
化系列信号と係数とを乗算する複数のタップ演算部と、
隣接するタップ演算部の間に設けられた第１の遅延回路
とを有し、前記複数のタップ演算部の各々は、前記標本
化系列信号と係数との乗算を実行し、全加算器アレイを
含む第１の加算器アレイと、前段のタップ演算部の出力
と前記第１の加算器アレイで実行された乗算の結果とを
加算し、全加算器アレイ及び半加算器アレイを含む第２
の加算器アレイと、前記第１及び第２の加算器アレイの
出力信号を所定時間遅延する第２の遅延回路と、この第
２の遅延回路の出力を加算する加算手段とを有してい
る。
（作用） すなわち、この発明は、タップ演算部において、所定
周期毎に標本化された標本化系列信号と係数とを乗算す
るとともに、この乗算結果に前段のタップ演算部から供
給されるデータ系列信号を加算している。したがって、
タップ演算部内の遅延回路の数を削減することができる
ため、集積回路化した場合においてチップの面積を縮小
することができ、しかも、システム遅延量を減少するこ
とができるものである。
周期毎に標本化された標本化系列信号と係数とを乗算す
るとともに、この乗算結果に前段のタップ演算部から供
給されるデータ系列信号を加算している。したがって、
タップ演算部内の遅延回路の数を削減することができる
ため、集積回路化した場合においてチップの面積を縮小
することができ、しかも、システム遅延量を減少するこ
とができるものである。
（実施例） 以下、この発明の一実施例について図面を参照して説
明する。
明する。
第３図は、タップ数が６、係数の時分割多重度が２の
場合のトランスバーサルフィルタを示すものである。入
力端子IN1には、周期Ｔ毎に標本化された標本化系列信
号ａ＝｛Ｘ（ｉ）｝が入力される。この標本化系列信号
ａはタップ演算部50、51、52にそれぞれ供給される。ま
た、タップ演算部50、51、52にはセレクト信号Ｓが供給
されたセレクタ53、54、55が接続されており、これらセ
クレタ53〜55を介して係数C0、C1、あるいはC2、C3、さ
らにはC4、C5が選択的に供給される。すなわち、セレク
タ53からは例えば周期Ｔの前半のT/2の時にC0が供給さ
れ、後半のT/2においてC1が供給される。セレクタ54か
らは例えば周期Ｔの前半のT/2の時にC2が供給され、後
半のT/2においてC3が供給される。さらに、セレクタ55
からは例えば周期Ｔの前半のT/2の時にC4が供給され、
後半のT/2においてC5が供給される。
場合のトランスバーサルフィルタを示すものである。入
力端子IN1には、周期Ｔ毎に標本化された標本化系列信
号ａ＝｛Ｘ（ｉ）｝が入力される。この標本化系列信号
ａはタップ演算部50、51、52にそれぞれ供給される。ま
た、タップ演算部50、51、52にはセレクト信号Ｓが供給
されたセレクタ53、54、55が接続されており、これらセ
クレタ53〜55を介して係数C0、C1、あるいはC2、C3、さ
らにはC4、C5が選択的に供給される。すなわち、セレク
タ53からは例えば周期Ｔの前半のT/2の時にC0が供給さ
れ、後半のT/2においてC1が供給される。セレクタ54か
らは例えば周期Ｔの前半のT/2の時にC2が供給され、後
半のT/2においてC3が供給される。さらに、セレクタ55
からは例えば周期Ｔの前半のT/2の時にC4が供給され、
後半のT/2においてC5が供給される。
また、タップ演算部52には、入力端子IN2に入力され
る入力系列信号ｂがカスケードデータ入力部56を介して
系列信号ｃとして供給される。このカスケードデータ入
力部56はT/2の遅延時間が設定された遅延素子56a、56b
によって構成されている。タップ演算部52は、標本化系
列信号ａと係数C4、C5を乗算するとともに、系列信号ｃ
を加算し、図示せぬ遅延素子によってT/2遅延した系列
信号ｄを出力する。この系列信号ｄは、遅延素子57を構
成し、T/2の遅延時間が設定された遅延素子57a、57b、5
7cを介してタップ演算部51に系列信号ｅとして供給され
る。このタップ演算部51は、標本化系列信号ａと係数C
2、C3を乗算するとともに、系列信号ｅを加算し、図示
せぬ遅延素子によってT/2遅延した系列信号ｆを出力す
る。この系列信号ｆは、遅延素子58を構成し、T/2の遅
延時間が設定された遅延素子58a、58b、58cを介してタ
ップ演算部50に系列信号ｇとして供給される。このタッ
プ演算部50は、標本化系列信号ａと係数C0、C1を乗算す
るとともに、系列信号ｇを加算し、図示せぬ遅延素子に
よってT/2遅延した系列信号ｈを出力する。この系列信
号ｈはカスケードデータ出力部59を介して後段の図示せ
ぬトランスバーサルフィルタに供給される。カスケード
データ出力部59はT/2の遅延時間が設定された遅延素子5
9a、この遅延素子59aの前後の系列信号ｈを加算する加
算器59b、この加算器59bの出力をＴ時間遅延する遅延素
子59cによって構成されている。この遅延素子59cの出力
端は出力端子O1に接続され、前記遅延素子59aの出力は
出力端子O2に接続されている。
る入力系列信号ｂがカスケードデータ入力部56を介して
系列信号ｃとして供給される。このカスケードデータ入
力部56はT/2の遅延時間が設定された遅延素子56a、56b
によって構成されている。タップ演算部52は、標本化系
列信号ａと係数C4、C5を乗算するとともに、系列信号ｃ
を加算し、図示せぬ遅延素子によってT/2遅延した系列
信号ｄを出力する。この系列信号ｄは、遅延素子57を構
成し、T/2の遅延時間が設定された遅延素子57a、57b、5
7cを介してタップ演算部51に系列信号ｅとして供給され
る。このタップ演算部51は、標本化系列信号ａと係数C
2、C3を乗算するとともに、系列信号ｅを加算し、図示
せぬ遅延素子によってT/2遅延した系列信号ｆを出力す
る。この系列信号ｆは、遅延素子58を構成し、T/2の遅
延時間が設定された遅延素子58a、58b、58cを介してタ
ップ演算部50に系列信号ｇとして供給される。このタッ
プ演算部50は、標本化系列信号ａと係数C0、C1を乗算す
るとともに、系列信号ｇを加算し、図示せぬ遅延素子に
よってT/2遅延した系列信号ｈを出力する。この系列信
号ｈはカスケードデータ出力部59を介して後段の図示せ
ぬトランスバーサルフィルタに供給される。カスケード
データ出力部59はT/2の遅延時間が設定された遅延素子5
9a、この遅延素子59aの前後の系列信号ｈを加算する加
算器59b、この加算器59bの出力をＴ時間遅延する遅延素
子59cによって構成されている。この遅延素子59cの出力
端は出力端子O1に接続され、前記遅延素子59aの出力は
出力端子O2に接続されている。
前記タップ演算部50〜52、遅延素子56a〜59aはクロッ
ク信号CK2に応じて動作され、前記遅延素子59cはクロッ
ク信号CK1に応じて動作される。
ク信号CK2に応じて動作され、前記遅延素子59cはクロッ
ク信号CK1に応じて動作される。
第４図は上記構成のトランスバーサルフィルタTF1〜T
Fnをカスケード接続した状態を示すものである。トラン
スバーサルフィルタTF1、TF2のように、後段のトランス
バーサルフィルタがある場合、出力端子O2を後段のトラ
ンスバーサルフィルタの入力端子IN2に接続し、トラン
スバーサルフィルタTFnのように最終段の場合、出力端
子O1を使用する。
Fnをカスケード接続した状態を示すものである。トラン
スバーサルフィルタTF1、TF2のように、後段のトランス
バーサルフィルタがある場合、出力端子O2を後段のトラ
ンスバーサルフィルタの入力端子IN2に接続し、トラン
スバーサルフィルタTFnのように最終段の場合、出力端
子O1を使用する。
第１図は、前記タップ演算部の構成を示すものであ
る。タップ演算部50〜52は全て同一構成であるため、タ
ップ演算部50についてその構成を説明する。
る。タップ演算部50〜52は全て同一構成であるため、タ
ップ演算部50についてその構成を説明する。
タップ演算部50はフルアダー（F.A.）アレイ50a、パ
イプライン・レジスタ50b、および加算器50cによって構
成されている。フルアダー・アレイ50aは標本化系列信
号｛Ｘ（ｉ）｝と係数Ciを乗算するとともに、データ系
列信号ｇ＝｛ｙ（ｉ−１）｝を加算し、クロック信号CK
2に応じて、演算結果をパイプライン・レジスタ50bに転
送し、このパイプライン・レジスタ50bの各出力を加算
器50cで加算し、この加算結果をデータ系列信号ｈ＝
｛ｐ（ｉ）｝として出力する。
イプライン・レジスタ50b、および加算器50cによって構
成されている。フルアダー・アレイ50aは標本化系列信
号｛Ｘ（ｉ）｝と係数Ciを乗算するとともに、データ系
列信号ｇ＝｛ｙ（ｉ−１）｝を加算し、クロック信号CK
2に応じて、演算結果をパイプライン・レジスタ50bに転
送し、このパイプライン・レジスタ50bの各出力を加算
器50cで加算し、この加算結果をデータ系列信号ｈ＝
｛ｐ（ｉ）｝として出力する。
第２図は、前記タップ演算部50の具体的な構成を示す
ものである。この場合、フルアダー・アレイ50aをキャ
リー・セーブ・アダー（CSA）方式で構成し、ｘ（ｉ）
をx5〜x1の５ビット、ciをc5〜c1の５ビット、ｙ（ｉ−
１）をy10〜y1の10ビット、加算器50cをリップル・キャ
リー方式で構成し、Ｐ（ｉ）をP10〜P1の10ビットとし
ている。
ものである。この場合、フルアダー・アレイ50aをキャ
リー・セーブ・アダー（CSA）方式で構成し、ｘ（ｉ）
をx5〜x1の５ビット、ciをc5〜c1の５ビット、ｙ（ｉ−
１）をy10〜y1の10ビット、加算器50cをリップル・キャ
リー方式で構成し、Ｐ（ｉ）をP10〜P1の10ビットとし
ている。
フルアダー・アレイ50aでは、ハーフアダーH1〜H4、
フルアダーF1〜F16によって標本化系列信号｛Ｘ
（ｉ）｝と係数Ciが乗算されるとともに、ハーフアダー
H1、フルアダーF1、F5、F9のサム等と系列信号y1〜y5が
ハーフアダーH5〜H9によって加算される。また、フルア
ダーF9〜F12のキャリーとサム、および系列信号y6〜y9
はフルアダーF13〜F16によってそれぞれ加算される。ハ
ーフアダーH5〜H9およびフルアダーF13〜F16のキャリー
およびサム、さらに、系列信号y10は、クロック信号CK2
に応じて、パイプライン・レジスタ50bを構成するレジ
スタR1〜R19に転送され、このレジスタR2〜R19の各出力
は加算器50cを構成するハーフアダーH10およびフルアダ
ーF17〜F24で加算される。レジスタR1、およびフルアダ
ーF17〜F24の加算結果は系列信号｛Ｐ（ｉ）｝として出
力される。
フルアダーF1〜F16によって標本化系列信号｛Ｘ
（ｉ）｝と係数Ciが乗算されるとともに、ハーフアダー
H1、フルアダーF1、F5、F9のサム等と系列信号y1〜y5が
ハーフアダーH5〜H9によって加算される。また、フルア
ダーF9〜F12のキャリーとサム、および系列信号y6〜y9
はフルアダーF13〜F16によってそれぞれ加算される。ハ
ーフアダーH5〜H9およびフルアダーF13〜F16のキャリー
およびサム、さらに、系列信号y10は、クロック信号CK2
に応じて、パイプライン・レジスタ50bを構成するレジ
スタR1〜R19に転送され、このレジスタR2〜R19の各出力
は加算器50cを構成するハーフアダーH10およびフルアダ
ーF17〜F24で加算される。レジスタR1、およびフルアダ
ーF17〜F24の加算結果は系列信号｛Ｐ（ｉ）｝として出
力される。
前記フルアダー・アレイ50aとしては、モディファイ
ド・アレイ方式等CSA方式を変形したものでも構成でき
る。また、加算器50cもキャリールックアヘッド方式等
によって構成することも可能である。
ド・アレイ方式等CSA方式を変形したものでも構成でき
る。また、加算器50cもキャリールックアヘッド方式等
によって構成することも可能である。
第５図は、上記トランスバーサルフィルタの動作を説
明するものである。
明するものである。
セレクタ53〜55のセレクト信号Ｓおよびクロック信号
CK1は周期Ｔであり、クロック信号CK2は周期T/2であ
る。入力系列信号ａは周期Ｔでサンプリングされ、クロ
ック信号CK1およびＳに同期して、 Ｘ（ｉ−３）、Ｘ（ｉ−２）、Ｘ（ｉ−１）、Ｘ
（ｉ）、… で示すようにデータ内容が変化する。
CK1は周期Ｔであり、クロック信号CK2は周期T/2であ
る。入力系列信号ａは周期Ｔでサンプリングされ、クロ
ック信号CK1およびＳに同期して、 Ｘ（ｉ−３）、Ｘ（ｉ−２）、Ｘ（ｉ−１）、Ｘ
（ｉ）、… で示すようにデータ内容が変化する。
これに対して、タップ演算部50〜52の内部には、パイ
プライン・レジスタが含まれているため、タップ演算部
52の出力ｄは、 C4・Ｘ（ｉ−３）、C5・Ｘ（ｉ−３）、C4・Ｘ（ｉ−
２）、C5・Ｘ（ｉ−２）、C4・Ｘ（ｉ−１）、C5・Ｘ
（ｉ−１）、C4・Ｘ（ｉ）、C5・Ｘ（ｉ）、… のような周期T/2の系列の出力となる。ただし、入力系
列信号ｂとしては０を入力する。
プライン・レジスタが含まれているため、タップ演算部
52の出力ｄは、 C4・Ｘ（ｉ−３）、C5・Ｘ（ｉ−３）、C4・Ｘ（ｉ−
２）、C5・Ｘ（ｉ−２）、C4・Ｘ（ｉ−１）、C5・Ｘ
（ｉ−１）、C4・Ｘ（ｉ）、C5・Ｘ（ｉ）、… のような周期T/2の系列の出力となる。ただし、入力系
列信号ｂとしては０を入力する。
また、タップ演算部51の出力ｆは、 C2・Ｘ（ｉ−３）＋C4・Ｘ（ｉ−５）、 C3・Ｘ（ｉ−３）＋C5・Ｘ（ｉ−５）、 C2・Ｘ（ｉ−２）＋C4・Ｘ（ｉ−４）、 C3・Ｘ（ｉ−２）＋C5・Ｘ（ｉ−４）、 C2・Ｘ（ｉ−１）＋C4・Ｘ（ｉ−３）、 C3・Ｘ（ｉ−１）＋C5・Ｘ（ｉ−３）、 C2・Ｘ（ｉ）＋C4・Ｘ（ｉ−２）、 C3・Ｘ（ｉ）＋C5・Ｘ（ｉ−２）、… さらに、タップ演算部50の出力ｈは、 C0・Ｘ（ｉ−３）＋C2・Ｘ（ｉ−５）＋C4・Ｘ（ｉ−
７）、 C1・Ｘ（ｉ−３）＋C3・Ｘ（ｉ−５）＋C5・Ｘ（ｉ−
７）、 C0・Ｘ（ｉ−２）＋C2・Ｘ（ｉ−４）＋C4・Ｘ（ｉ−
６）、 C1・Ｘ（ｉ−２）＋C3・Ｘ（ｉ−４）＋C5・Ｘ（ｉ−
６）、 C0・Ｘ（ｉ−１）＋C2・Ｘ（ｉ−３）＋C4・Ｘ（ｉ−
５）、 C1・Ｘ（ｉ−１）＋C3・Ｘ（ｉ−３）＋C5・Ｘ（ｉ−
５）、 C0・Ｘ（ｉ）＋C2・Ｘ（ｉ−２）＋C4・Ｘ（ｉ−
４）、 C1・Ｘ（ｉ）＋C3・Ｘ（ｉ−２）＋C5・Ｘ（ｉ−
４）、… のような周期T/2の系列の出力を得ることができる。こ
のように、偶数タップ（係数C0、C2、C4）の出力和ΣＥ
と、奇数タップ（係数C1、C3、C5）の出力和ΣＯが交互
に現れる。トータルのタップ数を増加させるための出力
端子O2からは、タップ演算部50の出力ｈが、遅延素子59
aで遅延された系列信号が出力される。
７）、 C1・Ｘ（ｉ−３）＋C3・Ｘ（ｉ−５）＋C5・Ｘ（ｉ−
７）、 C0・Ｘ（ｉ−２）＋C2・Ｘ（ｉ−４）＋C4・Ｘ（ｉ−
６）、 C1・Ｘ（ｉ−２）＋C3・Ｘ（ｉ−４）＋C5・Ｘ（ｉ−
６）、 C0・Ｘ（ｉ−１）＋C2・Ｘ（ｉ−３）＋C4・Ｘ（ｉ−
５）、 C1・Ｘ（ｉ−１）＋C3・Ｘ（ｉ−３）＋C5・Ｘ（ｉ−
５）、 C0・Ｘ（ｉ）＋C2・Ｘ（ｉ−２）＋C4・Ｘ（ｉ−
４）、 C1・Ｘ（ｉ）＋C3・Ｘ（ｉ−２）＋C5・Ｘ（ｉ−
４）、… のような周期T/2の系列の出力を得ることができる。こ
のように、偶数タップ（係数C0、C2、C4）の出力和ΣＥ
と、奇数タップ（係数C1、C3、C5）の出力和ΣＯが交互
に現れる。トータルのタップ数を増加させるための出力
端子O2からは、タップ演算部50の出力ｈが、遅延素子59
aで遅延された系列信号が出力される。
また、トランスバーサルフィルタの最終出力端を構成
する出力端子O1からは、カスケード・データ出力部59の
加算器59bで偶数タップの出力和ΣＥと奇数タップの出
力和ΣＯとを加算し、周期Ｔの間、遅延素子59cによっ
て加算結果を保持させることにより、所望の出力系列信
号｛Ｙ（ｉ）｝を得ることができる。
する出力端子O1からは、カスケード・データ出力部59の
加算器59bで偶数タップの出力和ΣＥと奇数タップの出
力和ΣＯとを加算し、周期Ｔの間、遅延素子59cによっ
て加算結果を保持させることにより、所望の出力系列信
号｛Ｙ（ｉ）｝を得ることができる。
上記構成によれば、タップ演算部を構成するフルアダ
ー・アレイにおいて、標本化系列信号｛Ｘ（ｉ）｝と係
数Ciを乗算するとともに、データ系列信号｛ｙ（ｉ−
１）｝を加算している。したがって、従来に比べてシフ
トレジスタの数を削減することができるため、この回路
を集積回路化した場合、チップの面積を縮小することが
でき、製造コストの低廉化を図ることができる。
ー・アレイにおいて、標本化系列信号｛Ｘ（ｉ）｝と係
数Ciを乗算するとともに、データ系列信号｛ｙ（ｉ−
１）｝を加算している。したがって、従来に比べてシフ
トレジスタの数を削減することができるため、この回路
を集積回路化した場合、チップの面積を縮小することが
でき、製造コストの低廉化を図ることができる。
また、シフトレジスタの数が少ないため、このトラン
スバーサルフィルタを複数個カスケード接続した場合に
おいても、システム遅延量の増大を回避することがで
き、後段のトランスバーサルフィルタに無用なフルアダ
ーを追加することを避けることができる。
スバーサルフィルタを複数個カスケード接続した場合に
おいても、システム遅延量の増大を回避することがで
き、後段のトランスバーサルフィルタに無用なフルアダ
ーを追加することを避けることができる。
その他、この発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
々変形実施可能なことは勿論である。
以上、詳述したようにこの発明によれば、集積回路化
した場合チップ面積が小さく、しかも、システム遅延量
が少ない入力加重形トランスバーサルフィルタを提供で
きる。
した場合チップ面積が小さく、しかも、システム遅延量
が少ない入力加重形トランスバーサルフィルタを提供で
きる。
第１図はこの発明の一実施例を示すものであり、タップ
演算部を示す構成図、第２図はタップ演算部を具体的に
示す回路構成図、第３図は入力加重形トランスバーサル
フィルタを示す構成図、第４図は第３図に示す入力加重
形トランスバーサルフィルタをカスケード接続した状態
を示す構成図、第５図は第４図の動作を説明するために
示す図、第６図は従来のトランスバーサルフィルタを示
す構成図、第７図は第６図のハードウェア構成を示す
図、第８図は第７図のタップ演算部を示す構成図、第９
図は第８図に示すトランスバーサルフィルタの動作を説
明するために示す図、第10図は第８図に示すパイプライ
ン形乗算器を示す回路構成図である。 TF1、TF2、TF3……トランスバーサルフィルタ、50、5
1、52……タップ演算部、50a……フルアダー・アレイ、
50b……パイプラインレジスタ、50c……加算器、｛Ｘ
（ｉ）｝……標本化系列信号、Ci……係数データ、｛ｙ
（ｉ−１）｝……データ系列信号。
演算部を示す構成図、第２図はタップ演算部を具体的に
示す回路構成図、第３図は入力加重形トランスバーサル
フィルタを示す構成図、第４図は第３図に示す入力加重
形トランスバーサルフィルタをカスケード接続した状態
を示す構成図、第５図は第４図の動作を説明するために
示す図、第６図は従来のトランスバーサルフィルタを示
す構成図、第７図は第６図のハードウェア構成を示す
図、第８図は第７図のタップ演算部を示す構成図、第９
図は第８図に示すトランスバーサルフィルタの動作を説
明するために示す図、第10図は第８図に示すパイプライ
ン形乗算器を示す回路構成図である。 TF1、TF2、TF3……トランスバーサルフィルタ、50、5
1、52……タップ演算部、50a……フルアダー・アレイ、
50b……パイプラインレジスタ、50c……加算器、｛Ｘ
（ｉ）｝……標本化系列信号、Ci……係数データ、｛ｙ
（ｉ−１）｝……データ系列信号。
Claims (2)
- 【請求項１】所定周期毎に標本化された標本化系列信号
と係数とを乗算する複数のタップ演算部を有する入力加
重形トランスバーサルフィルタにおいて、 前記各タップ演算部は所定周期毎に標本化された標本化
系列信号と係数とを乗算する複数の乗算回路と、 これら乗算回路の乗算とともに、この乗算結果に前段の
タップ演算部から供給される系列信号を加算する複数の
加算回路と、 これら加算回路の加算結果および乗算回路の乗算結果を
それぞれ所定時間遅延する遅延回路と、 これら遅延回路の出力を加算し、出力系列信号を生成す
る加算回路と、 を具備したことを特徴とする入力加重形トランスバーサ
ルフィルタ。 - 【請求項２】所定周期毎に標本化された標本化系列信号
と係数とを乗算する複数のタップ演算部と、 隣接するタップ演算部の間に設けられた第１の遅延回路
とを有し、 前記複数のタップ演算部の各々は、 前記標本化系列信号と係数との乗算を実行し、全加算器
アレイを含む第１の加算器アレイと、 前段のタップ演算部の出力と前記第１の加算器アレイで
実行された乗算の結果とを加算し、全加算器アレイ及び
半加算器アレイを含む第２の加算器アレイと、 前記第１及び第２の加算器アレイの出力信号を所定時間
遅延する第２の遅延回路と、 この第２の遅延回路の出力を加算する加算手段と、 を有することを特徴とする入力加重形トランスバーサル
フィルタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171201A JPH0834406B2 (ja) | 1990-06-28 | 1990-06-28 | 入力加重形トランスバーサルフィルタ |
| DE69121987T DE69121987T2 (de) | 1990-06-28 | 1991-06-27 | Eingangsgewichteter Transversalfilter |
| KR1019910010770A KR960002392B1 (ko) | 1990-06-28 | 1991-06-27 | 입력가중형 트랜스버셜필터 |
| EP91110670A EP0464678B1 (en) | 1990-06-28 | 1991-06-27 | Input-weighted transversal filter |
| US07/723,416 US5166895A (en) | 1990-06-28 | 1991-06-28 | Input-weighted transversal filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171201A JPH0834406B2 (ja) | 1990-06-28 | 1990-06-28 | 入力加重形トランスバーサルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0458608A JPH0458608A (ja) | 1992-02-25 |
| JPH0834406B2 true JPH0834406B2 (ja) | 1996-03-29 |
Family
ID=15918897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171201A Expired - Fee Related JPH0834406B2 (ja) | 1990-06-28 | 1990-06-28 | 入力加重形トランスバーサルフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5166895A (ja) |
| EP (1) | EP0464678B1 (ja) |
| JP (1) | JPH0834406B2 (ja) |
| KR (1) | KR960002392B1 (ja) |
| DE (1) | DE69121987T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950004226B1 (ko) * | 1993-02-12 | 1995-04-27 | 삼성전자주식회사 | 디지탈 데이타 승산처리회로 |
| FI97002C (fi) * | 1993-12-17 | 1996-09-25 | Eero Juhani Pajarre | Suora FIR-suodatin, menetelmä pistetulon laskemiseksi FIR-suodattimessa ja menetelmä suoran FIR-suodattimen suunnittelemiseksi |
| US6125438A (en) * | 1997-04-21 | 2000-09-26 | Matsushita Electrical Industrial Co., Ltd. | Data processor |
| US6996593B2 (en) * | 2000-10-23 | 2006-02-07 | Canon Kabushiki Kaisha | Filter processing apparatus and its control method, program, and storage medium |
| US7188135B2 (en) * | 2003-10-02 | 2007-03-06 | Keyeye Communications | Analog adaptive FIR filter having independent coefficient sets for each filter tap |
| JP2017067633A (ja) * | 2015-09-30 | 2017-04-06 | キヤノン株式会社 | 検査装置および物品製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0086904B1 (de) * | 1982-02-18 | 1985-11-21 | Deutsche ITT Industries GmbH | Digitale Parallel-Rechenschaltung für positive und negative Binärzahlen |
| JP2573298B2 (ja) * | 1988-04-20 | 1997-01-22 | 株式会社東芝 | 入力加重型トランスバーサルフィルタ |
-
1990
- 1990-06-28 JP JP2171201A patent/JPH0834406B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-27 EP EP91110670A patent/EP0464678B1/en not_active Expired - Lifetime
- 1991-06-27 DE DE69121987T patent/DE69121987T2/de not_active Expired - Fee Related
- 1991-06-27 KR KR1019910010770A patent/KR960002392B1/ko not_active Expired - Fee Related
- 1991-06-28 US US07/723,416 patent/US5166895A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464678B1 (en) | 1996-09-11 |
| DE69121987T2 (de) | 1997-02-20 |
| US5166895A (en) | 1992-11-24 |
| KR960002392B1 (ko) | 1996-02-16 |
| DE69121987D1 (de) | 1996-10-17 |
| EP0464678A3 (en) | 1992-07-29 |
| KR920001829A (ko) | 1992-01-30 |
| JPH0458608A (ja) | 1992-02-25 |
| EP0464678A2 (en) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6009448A (en) | Pipelined parallel-serial architecture for a modified least mean square adaptive filter | |
| US5367476A (en) | Finite impulse response digital filter | |
| JPS62284510A (ja) | 移動係数を用いた縦続接続可能なデジタルフイルタプロセツサ | |
| JP2002158561A (ja) | Ｆｉｒフィルタ及びそのデータ処理方法 | |
| EP0464678B1 (en) | Input-weighted transversal filter | |
| JPH0998069A (ja) | Ｆｉｒ型ディジタルフィルタ | |
| JPH0834407B2 (ja) | 入力加重形トランスバーサルフィルタ | |
| US5539404A (en) | Digital to analog converter using recursive signal dividing charge coupled devices | |
| JPH10509011A (ja) | 改良されたディジタルフィルタ | |
| TWI482427B (zh) | 分時降頻濾波器與分時降頻濾波方法 | |
| US6101517A (en) | Circuit and method for the multiple use of a digital transversal filter | |
| JP2864597B2 (ja) | ディジタル演算回路 | |
| JP2800820B2 (ja) | フイルタ装置 | |
| CN116781041B (zh) | 一种具有高资源利用率的多速率变换滤波器 | |
| JP2628506B2 (ja) | ディジタルフィルタ | |
| JP2004128858A (ja) | Ｆｉｒデジタルフィルタ | |
| JP3120435B2 (ja) | ディジタル演算回路 | |
| JP2913647B2 (ja) | ディジタルフィルタ | |
| JPH1093391A (ja) | 離散型フィルタ | |
| JPH09298451A (ja) | デジタルフィルタ回路およびその制御方法 | |
| JP2573298B2 (ja) | 入力加重型トランスバーサルフィルタ | |
| JP3034998B2 (ja) | トランスバーサルフィルタシステム | |
| RU2097828C1 (ru) | Программируемый цифровой фильтр | |
| JP2527019B2 (ja) | 非巡回形補間フィルタ | |
| JPH0993083A (ja) | 入力加重型トランスバーサルフィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |