JPH0993083A - 入力加重型トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】回路規模を縮小すると共に、消費電力を低減し
てＩＣ化に適した構成とする。 【解決手段】標本化系列信号ａは係数器55乃至57に与
え、標本化系列信号ｂは遅延素子68によってＴ／２だけ
遅延させた後係数器58乃至60に与える。これにより、加
算器と遅延素子とが交互に直列接続されたパイプライン
型加算回路90によって係数器55乃至60の出力の加算が可
能となる。レジスタ61乃至66は、フェーズ１においてタ
ップ係数Ａ0 乃至Ａ2 ，Ｄ0 乃至Ｄ2 を選択し、フェー
ズ２においてタップ係数Ｂ0 乃至Ｂ2 ，Ｃ0 乃至Ｃ2 を
選択する。これにより、全タップ係数が係数器に設定さ
れて、所望のトランスバーサルフィルタ出力が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力信号を
実時間でフィルタ演算して複数の出力信号を得る入力加
重型トランスバーサルフィルタに関する。

【０００２】

【従来の技術】従来、ディジタル処理による波形等化器
としてトランスバーサルフィルタが用いられている。入
力加重型のトランスバーサルフィルタについては特開平
４一２６６２１０号公報等において開示されている。ト
ランスバーサルフィルタは、複数の単位遅延素子、タッ
プ係数器及び加算器によって構成されている。各タップ
係数器にタップ係数を設定し、遅延された入力信号と各
タップ係数とを乗算して加算する。入力信号の波形歪に
応じたタップ係数を求めることで、入力信号の波形等化
が可能である。また、多入力多出力に対応したトランス
バーサルフィルタも開発されている。

【０００３】図３は４つの入力加重型トランスバーサル
フィルタをたすき掛けに接続して２入力２出力を可能に
した従来の入力加重型トランスバーサルフィルタを示す
ブロック図である。図３のフィルタは複数の入力信号を
実時間演算でディジタル処理して合成するものであり、
２つの系列信号に夫々対応したフィルタ係数を用いた畳
み込み演算を行い、演算結果を合成して２種類の出力を
得ている。なお、図３は各フィルタ係数のタップ数が３
の例である。

【０００４】入力端子１を介して入力された入力系列信
号ａ＝｛ｘ（ｉ）｝は、トランスバーサルフィルタ（以
下、ＴＦという）５ａ，５ｂに供給される。また、入力
端子２を介して入力された入力系列信号ｂ＝｛ｙ
（ｉ）｝はＴＦ５ｃ，５ｄに供給される。入力系列信号
ａ，ｂは夫々ＴＦ５ａ，ＴＦ５ｃによってフィルタリン
グ処理され、これらの処理結果は加算器17によって加算
される。また、入力系列信号ａ，ｂは夫々ＴＦ５ｂ，Ｔ
Ｆ５ｄによってもフィルタリング処理され、これらの処
理結果は加算器21によって加算される。加算器17，21の
出力は夫々出力確定素子18，22を介して出力端子19，23
から出力される。

【０００５】次に、各ＴＦのフィルタリング処理につい
て説明する。

【０００６】入力端子１を介して入力された入力系列信
号ａはＴＦ５ａの係数器６ａ乃至８ａに供給される。係
数器としてはランダムロジックによる乗算器が用いられ
ることもあり、また、ＲＯＭ（read only memory）又は
ＲＡＭ（random access memory）等が用いられることも
ある。係数器６ａ乃至８ａには夫々レジスタ９ａ乃至11
ａからタップ係数Ａ0 乃至Ａ2 が供給されており、係数
器６ａ乃至８ａは入力系列信号ａとタップ係数との乗算
を行う。係数器６ａ乃至８ａの乗算結果は夫々加算器12
ａ，13ａ又は遅延素子16ａに供給される。

【０００７】遅延素子16ａ、加算器13ａ、遅延素子15
ａ、加算器12ａ、遅延素子14ａは順に直列接続されてお
り、遅延素子16ａ乃至14ａは、サンプリング周波数と同
一周波数のクロックＣＫが与えられて、入力された信号
を単位時間Ｔだけ遅延させて次段の加算器に出力する。
これにより、係数器８ａの出力が遅延されて係数器７ａ
の出力と加算され、この加算結果は遅延されて係数器６
ａの出力と加算され、更に、この加算結果は遅延素子14
ａによって遅延されて出力される。遅延素子14ａの出力
がＴＦ５ａの出力として加算器17に供給される。

【０００８】ＴＦ５ｃ，５ｂ，５ｄの構成はＴＦ５ａと
同様である。即ち、ＴＦ５ｃの係数器６ｃ乃至８ｃ、レ
ジスタ９ｃ乃至11ｃ、加算器12ｃ，13ｃ及び遅延素子14
ｃ乃至16ｃの構成は、夫々係数器６ａ乃至８ａ、レジス
タ９ａ乃至11ａ、加算器12ａ，13ａ及び遅延素子14ａ乃
至16ａと同様である。また、ＴＦ５ｂの係数器６ｂ乃至
８ｂ、レジスタ９ｂ乃至11ｂ、加算器12ｂ，13ｂ及び遅
延素子14ｂ乃至16ｂの構成は、夫々係数器６ａ乃至８
ａ、レジスタ９ａ乃至11ａ、加算器12ａ，13ａ及び遅延
素子14ａ乃至16ａと同様であり、ＴＦ５ｄの係数器６ｄ
乃至８ｄ、レジスタ９ｄ乃至11ｄ、加算器12ｄ，13ｄ及
び遅延素子14ｄ乃至16ｄの構成は、夫々係数器６ａ乃至
８ａ、レジスタ９ａ乃至11ａ、加算器12ａ，13ａ及び遅
延素子14ａ乃至16ａと同様である。

【０００９】ＴＦ５ｃの処理はＴＦ５ａと同様である。
ＴＦ５ｃはレジスタ９ｃ乃至11ｃによって夫々タップ係
数Ｃ0 乃至Ｃ2 が設定される。入力端子２を介して入力
された入力系列信号ｂは、係数器６ｃ乃至８ｃによって
タップ係数Ｃ0 乃至Ｃ2 と乗算される。乗算結果は、加
算器12ｃ，13ｃ及び遅延素子14ｃ乃至16ｃによって遅延
されながら加算され、遅延素子14ｃからＴＦ５ｃの出力
として加算器17に出力される。

【００１０】また、ＴＦ５ｂ，５ｄの処理もＴＦ５ａと
同様であり、ＴＦ５ｂにおいてはタップ係数Ｂ0 乃至Ｂ
2 が用いられてフィルタリング処理が行われ、ＴＦ５ｄ
においてはタップ係数Ｄ0 乃至Ｄ2 が用いられてフィル
タリング処理が行われる。ＴＦ５ｂ，５ｄの出力は夫々
遅延素子14ｂ，14ｄから加算器21に供給される。

【００１１】加算器17はＴＦ５ａ，５ｃの出力を加算
し、出力確定素子18を介して出力端子19に出力系列信号
ｅ＝｛ｕ（ｉ）｝として出力する。また、加算器21はＴ
Ｆ５ｂ，５ｄの出力を加算し、出力確定素子22を介して
出力端子23に出力系列信号ｆ＝｛ｖ（ｉ）｝として出力
する。これらの出力系列信号ｅ，ｆは夫々下記（１）
式，（２）式によって表される。

【００１２】 このような２入力２出力のＴＦにおいて実行される演算
をタップ数をｋとして一般式で表すと、下記（３）式，
（４）式に示すものとなる。

【００１３】 上記（１），（２）式は、夫々上記（３），（４）式の
タップ数ｋを３とした場合の結果に等しい。図３の各Ｔ
Ｆ毎に係数器、レジスタ及び遅延素子をｋ個設け、加算
器を（ｋ−１）個設けることにより、ｋタップの２入力
２出力ＴＦを構成することができる。また、図３の対象
性に着目すれば、更に多入力多出力数のＴＦを構成する
ことができることは明らかである。

【００１４】上記（３）式，（４）式で示される演算処
理は、広範囲な技術分野で用いられている。例えば、デ
ィジタル画像処理、ディジタル通信、ディジタル変復調
に対応するディジタルフィルタ及び等化器等において用
いられる。映像信号又は複素ディジタルデータ等を扱う
このような分野においては、高速且つ実時間に上記
（３）式，（４）式を実行する必要がある。このため、
図３に示す構成が考えられている。

【００１５】しかしながら、例えば、２入力２出力のＴ
Ｆを３タップで構成した場合には、図３に示すように、
１２個の遅延素子が必要であり、回路規模が大きく、集
積回路（ＩＣ）化に適していない。例えば、ディジタル
変復調の分野においては、トランスバーサルフィルタは
必須の構成要素であり、他の回路と同一のチップ上に実
装されるようになっており、回路規模を縮小する必要性
が高い。更に、図３の構成では、他にも、１２個の係数
器、１２個のレジスタ及び１０個の加算器が必要であ
り、高コストとなる。

【００１６】特に、近年この種のトランスバーサルフィ
ルタはタップ数が増大してきており、構成要素数の増加
によって集積度を高くすることはできず、また、発熱量
が大きくなってしまうという問題も発生している。

【００１７】

【発明が解決しようとする課題】このように、上述した
従来の入力加重型トランスバーサルフィルタは、複数の
入力信号に対して実時間演算処理で出力系列信号を得る
ようになっているが、構成要素数が比較的多く回路規模
が大きくなると共に、ＩＣ化した場合には消費電力の増
加によって発熱量も増大してしまうという問題点があっ
た。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、タップ数を低減することなく、回路規模を
縮小すると共に、消費電力を抑制して発熱量を低減する
ことができる入力加重型トランスバーサルフィルタを提
供することを目的とする。

【００１９】また、本発明は、回路規模及び消費電力を
増大させることなく、タップ数を増加させることができ
る入力加重型トランスバーサルフィルタを提供すること
を目的とする。

【００２０】

【課題を解決するための手段】本発明に係る入力加重型
トランスバーサルフィルタは、期間Ｔ毎に標本化された
ｍ（ｍは２以上の整数）系統の入力標本化系列信号のう
ち少なくとも１系統の入力標本化系列信号をＴ／ｎ（ｎ
は２以上の整数）だけ遅延させる入力遅延手段と、この
入力遅延手段によって遅延された入力標本化系列信号と
遅延されていない入力標本化系列信号のｍ系統の入力標
本化系列信号が夫々入力されるｍ個の係数器群と、前記
ｍ個の係数器群の各係数器群毎に前記ｍ系統の入力標本
化系列信号に対応した係数を、前記期間Ｔの間にｎ種類
切換えて設定する係数設定手段と、前記各係数器群の各
係数器による前記標本化系列信号と前記係数との乗算結
果が前記各係数器群の全係数器から供給されて、パイプ
ライン型加算処理を行うことによりｔ系統の出力標本化
系列信号を得るパイプライン型加算手段とを具備したも
のである。

【００２１】本発明において、ｍ系統の入力標本化系列
信号のうちの少なくとも１つはＴ／ｎだけ遅延されて係
数器群の各係数器に与えられる。係数設定手段は期間Ｔ
にｎ回係数を切換える。これにより、各入力標本化系列
信号に対応した係数が時分割で設定されて、係数と入力
標本化系列信号との乗算が行われる。全係数器からの乗
算結果はパイプライン型加算手段に供給され、複数の係
数器群の出力に対してパイプライン型加算手段が共用化
される。パイプライン型加算手段によって、各係数器の
乗算結果はパイプライン型加算処理されて出力標本化系
列信号が得られる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
入力加重型トランスバーサルフィルタの一実施の形態を
示すブロック図である。

【００２３】本実施の形態は入力系列数ｍ及び出力系列
数ｔがいずれも２で、タップ数が各入力系列数ｍに対し
て夫々３個で、タップ係数の時分割多重度ｎが２である
例を示している。

【００２４】入力端子51には、期間Ｔ毎に標本化された
標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この標
本化系列信号ａは、係数器55乃至57に与えられる。一
方、入力端子52には、期間Ｔ毎に標本化された標本化系
列信号ｂ＝｛ｙ（ｉ）｝が入力される。この標本化系列
信号ｂは、遅延素子68を介して係数器58乃至60に入力さ
れる。

【００２５】遅延素子68は周期がＴ／２のクロックＣＫ
２によって動作して、入力された信号をＴ／２だけ遅延
させて出力する。本実施の形態においては、周期Ｔの第
１のクロックＣＫに対して周波数がそのｎ倍（ｎは２以
上の整数）の第２のクロックＣＫ２（図１ではｎ＝２）
を採用する。クロックＣＫ２によってクロックＣＫの１
周期をｎ等分し、等分した各区間を夫々フェーズ１，フ
ェーズ２，…とする。なお、図１ではクロックＣＫの１
周期はフェーズ１とフェーズ２とに等分される。

【００２６】係数器55乃至57には夫々レジスタ61乃至63
によってタップ係数が設定される。レジスタ61乃至63は
夫々タップ係数Ａ0 ，Ｂ0 、タップ係数Ａ1 ，Ｂ1 又は
タップ係数Ａ2 ，Ｂ2 を格納している。レジスタ61乃至
63は、周期がＴのセレクト信号Ｓの“１”でタップ係数
Ａ0 ，Ａ1 ，Ａ2 を選択し、セレクト信号Ｓの“０”で
タップ係数Ｂ0 ，Ｂ1 ，Ｂ2 を選択して出力するように
なっている。即ち、係数器55乃至57には期間Ｔの間に２
回タップ係数が設定されるようになっている。係数器55
乃至57は、設定されたタップ係数と標本化系列信号ａと
の乗算を行い、乗算結果を出力するようになっている。

【００２７】係数器58乃至60には夫々レジスタ64乃至66
からタップ係数が設定される。レジスタ64乃至66は夫々
タップ係数Ｄ0 ，Ｃ0 、タップ係数Ｄ1 ，Ｃ1 又はタッ
プ係数Ｄ2 ，Ｃ2 を格納している。レジスタ64乃至66
は、周期がＴのセレクト信号Ｓの“１”でタップ係数Ｄ
0 ，Ｄ1 ，Ｄ2 を選択し、セレクト信号Ｓの“０”でタ
ップ係数Ｃ0 ，Ｃ1 ，Ｃ2 を選択して出力するようにな
っている。即ち、係数器58乃至60には期間Ｔの間に２回
タップ係数が設定されるようになっている。係数器58乃
至60は、設定されたタップ係数と標本化系列信号ｂとの
乗算を行い、乗算結果を出力するようになっている。

【００２８】係数器55乃至57の出力は夫々加算器75，7
3，71に与えられ、係数器58乃至60の出力は夫々加算器7
6，74，72に与えられる。加算器71乃至76相互間には、
夫々遅延素子81乃至85が接続されている。加算器76の出
力は遅延素子86を介して出力されるようになっている。
遅延素子81乃至86はクロックＣＫ２によって動作して入
力された信号をＴ／２だけ遅延させて出力するようにな
っている。

【００２９】加算器71乃至76及び遅延素子81乃至86によ
って、パイプライン型加算回路90が構成される。パイプ
ライン型加算回路90は係数器55乃至60の出力の遅延信号
を加算して出力するようになっている。パイプライン型
加算回路90の出力は、出力確定素子93に与えられると共
に、遅延素子91を介して出力確定素子92に与えられ、更
に、出力端子96にも与えられる。遅延素子91はクロック
ＣＫ２によって動作して入力された信号をＴ／２だけ遅
延させて出力する。

【００３０】出力確定素子92，93は周期がＴのクロック
ＣＫによって動作して、クロックＣＫの立上りタイミン
グで入力された信号を取込んで、出力端子94，95に夫々
出力系列信号ｅ＝｛ｕ（ｉ）｝，ｆ＝｛ｖ（ｉ）｝とし
て出力するようになっている。出力端子96からはカスケ
ード出力系列信号ｒ＝｛ｚ（ｉ，ｊ）｝が出力される。
なお、ｊはフェーズの番号である。

【００３１】パイプライン型加算回路90の加算器71には
カスケード入力端子53を介して期間Ｔ／２毎に標本化さ
れたカスケード入力系列信号ｄ＝｛ｗ（ｉ，ｊ）｝も入
力される。

【００３２】次に、このように構成された実施の形態の
動作について図２のタイミングチャートを参照して説明
する。図２（ａ）はクロックＣＫ及びセレクト信号Ｓを
示し、図２（ｂ）はクロックＣＫ２を示し、図２（ｃ）
は標本化系列信号ａを示し、図２（ｄ）はレジスタ61か
らのタップ係数ｇを示し、図２（ｅ）は係数器55の出力
ｈを示し、図２（ｆ）は標本化系列信号ｂを示し、図２
（ｇ）遅延素子68の出力ｂ′を示し、図２（ｈ）はレジ
スタ64からのタップ係数ｐを示し、図２（ｉ）は係数器
58の出力ｑを示し、図２（ｊ）はカスケード入力系列信
号ｄを示し、図２（ｋ）はパイプライン型加算回路90の
出力ｒを示し、図２（ｌ）は出力系列信号ｅを示し、図
２（ｍ）は出力系列信号ｆを示している。

【００３３】図２（ａ），（ｂ）に示すように、出力確
定遅延素子92，93で使用されるクロックＣＫ及びセレク
ト信号Ｓは周期がＴであり、クロックＣＫ２は周期がＴ
／２である。

【００３４】標本化系列信号ａは周期Ｔでサンプリング
されており、入力端子51に入力されるデータ内容はクロ
ックＣＫ及びセレクト信号Ｓの周期で変化し、図２
（ｃ）に示すように、データｘ(i-2) ，ｘ(i-1) ，ｘ
(i) ，ｘ(i+1) ，…となる。これに対し、図２（ｄ），
（ｈ）に示すように、係数器55乃至60に入力されるタッ
プ係数はＴ／２周期で切換えられるので、フェーズ１と
フェーズ２とで各係数器55乃至60の出力は変化する。な
お、図１においては、フェーズ１において選択されるタ
ップ係数は図の上側に示し、フェーズ２において選択さ
れるタップ係数は図の下側に示している。

【００３５】例えば、係数器55の出力ｈは、図２（ｅ）
に示すように、フェーズ１とフェーズ２とで、Ａ0 ・ｘ
(i-2) ，Ｂ0 ・ｘ(i-2) ，Ａ0 ・ｘ(i-1) ，Ｂ0 ・ｘ(i
-1)，Ａ0 ・ｘ(i) ，Ｂ0 ・ｘ(i) ，Ａ0 ・ｘ(i+1) ，
Ｂ0 ・ｘ(i+1) ，…となる。また、同様に、係数器56の
出力はＡ1 ・ｘ(i-2) ，Ｂ1 ・ｘ(i-2) ，Ａ1 ・ｘ(i-
1) ，Ｂ1 ・ｘ(i-1) ，Ａ1 ・ｘ(i) ，Ｂ1 ・ｘ(i) ，
Ａ1 ・ｘ(i+1) ，Ｂ1 ・ｘ(i+1)，…となり、係数器57
の出力はＡ2 ・ｘ(i-2) ，Ｂ2 ・ｘ(i-2) ，Ａ2・ｘ(i-
1) ，Ｂ2 ・ｘ(i-1) ，Ａ2 ・ｘ(i) ，Ｂ2 ・ｘ(i) ，
Ａ2 ・ｘ(i+1) ，Ｂ2 ・ｘ(i+1)，…となる。

【００３６】一方、図２（ｆ）に示す標本化系列信号ｂ
は、遅延時間がＴ／２の遅延素子68によって遅延され
て、フェーズ２の先頭タイミングで内容が変化し、図２
（ｇ）の信号系列ｂ′に示すように、データｙ(i-2) ，
ｙ(i-1) ，ｙ(i) ，ｙ(i+1) ，…となる。一方、レジス
タ64乃至66はセレクト信号Ｓの“１”でタップ係数Ｄ0
乃至Ｄ2 を選択し、“０”でタップ係数Ｃ0 乃至Ｃ2 を
選択するので、係数器58の出力ｑは、図２（ｉ）に示す
ように、フェーズ１とフェーズ２とで、Ｄ0 ・ｙ(i-3)
，Ｃ0 ・ｙ(i-2) ，Ｄ0 ・ｙ(i-2) ，Ｃ0 ・ｙ(i-1)
，Ｄ0 ・ｙ(i-1) ，Ｃ0 ・ｙ(i) ，Ｄ0 ・ｙ(i) ，Ｃ0
・ｙ(i+1) ，…となる。また、係数器59の出力はＤ1
・ｙ(i-3) ，Ｃ1 ・ｙ(i-2) ，Ｄ1 ・ｙ(i-2) ，Ｃ1 ・
ｙ(i-1) ，Ｄ1・ｙ(i-1) ，Ｃ1 ・ｙ(i) ，Ｄ1 ・ｙ(i)
，Ｃ1 ・ｙ(i+1) ，…となり、係数器60の出力はＤ2
・ｙ(i-3) ，Ｃ2 ・ｙ(i-2) ，Ｄ2 ・ｙ(i-2) ，Ｃ2 ・
ｙ(i-1)，Ｄ2 ・ｙ(i-1) ，Ｃ2 ・ｙ(i) ，Ｄ2 ・ｙ(i)
，Ｃ2 ・ｙ(i+1) ，…となる。

【００３７】図２（ｅ）と図２（ｉ）との比較から明ら
かなように、標本化系列信号ａの演算を行う係数器55乃
至57の出力に対して、標本化系列信号ｂの演算を行う係
数器58乃至60からは（Ｔ／２）だけ遅延した周期（Ｔ／
２）の系列の出力が得られる。

【００３８】また、カスケード入力系列信号ｄは周期Ｔ
／２でサンプリングされているので、クロックＣＫ２の
周期でデータ内容が変化し、図２（ｊ）に示すように、
フェーズ１とフェーズ２とで、データｗ(i-2,1) ，ｗ(i
-2,2) ，ｗ(i-1,1) ，ｗ(i-1,2) ，ｗ(i,1) ，ｗ(i,2)
，ｗ(i+1,1) ，ｗ(i+1,2) ，…となる。このカスケー
ド入力系列信号ｄはパイプライン型加算回路90内の加算
器71に供給される。

【００３９】パイプライン型加算回路90の加算器71には
カスケード入力系列信号ｄ及び係数器57の出力が与えら
れ、加算器72乃至76には夫々係数器60，56，59，55，58
の出力が与えられる。加算器71乃至75の出力は夫々遅延
素子81乃至85によってＴ／２だけ遅延されて加算器72乃
至76に与えられる。

【００４０】いま、入力端子51を介して標本化系列信号
ｘ(i-2) が入力される期間Ｋ-2であるものとする。この
期間Ｋ-2のフェーズ１においてクロックＣＫ２が“１”
になると、図２（ｊ）に示すカスケード入力系列信号ｗ
(i-2,1) がカスケード入力端子53を介して加算器71に供
給される。セレクト信号Ｓが“１”であるので、レジス
タ63はタップ係数Ａ2 を選択して係数器57に与え、係数
器57からはＡ2 ・ｘ(i-2) が加算器71に供給される。加
算器71はカスケード入力系列信号ｄと係数器57の出力と
を加算して遅延素子81を介して加算器72に出力する。

【００４１】遅延素子81は加算器71の出力をＴ／２期間
だけ遅延させて加算器72に出力する。即ち、加算器72は
期間Ｋ-2のフェーズ２において加算器71の出力と係数器
60の新たな出力とを加算する。このタイミングでは、セ
レクト信号Ｓは“０”であって、レジスタ66はタップ係
数Ｃ2 を選択しており、また、標本化系列信号ｂは遅延
素子68によってＴ／２期間だけ遅延されているので、係
数器60の出力はＣ2 ・ｙ(i-2) となる。

【００４２】こうして、期間Ｋ-2のフェーズ２において
は、加算器72の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) ＋Ｃ
2 ・ｙ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ１において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ１においては、係数器
56には入力端子51を介して標本化系列信号ｘ(i-1) が入
力されており、セレクト信号Ｓは“１”であるので、係
数器56の出力はＡ1 ・ｘ(i-1) となる。こうして、この
期間における加算器73の出力は、ｗ(i-2,1) ＋Ａ2 ・ｘ
(i-2) ＋Ｃ2 ・ｙ(i-2) ＋Ａ1 ・ｘ(i-1) となる。

【００４３】以後同様にして、加算器73乃至76によって
順次加算が行われて、期間Ｋ0 のフェーズ２において、
加算器76の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) ＋Ｃ2 ・
ｙ(i-2) ＋Ａ1 ・ｘ(i-1) ＋Ｃ1 ・ｙ(i-1) ＋Ａ0 ・ｘ
(i) ＋Ｃ0 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力は下記（５）式に示すものとなる。

【００４４】 ｗ(i-2,1) ＋Ａ0 ・ｘ(i) ＋Ａ1 ・ｘ(i-1) ＋Ａ2 ・ｘ(i-2) ＋Ｃ0 ・ｙ(i) ＋Ｃ1 ・ｙ(i-1) ＋Ｃ2 ・ｙ(i-2) …（５） この出力は遅延素子86によってＴ／２だけ遅延され、図
２（ｋ）に示すように、期間Ｋ1 のフェーズ１において
出力ｒとしてパイプライン型加算回路90から出力され
る。即ち、パイプライン型加算回路90の加算器71の入力
時間を基準とすると、遅延時間６・Ｔ／２の後にパイプ
ライン型加算回路90から標本化系列信号ａ，ｂに対応し
た出力が出力される。

【００４５】パイプライン型加算回路90の出力ｒは、カ
スケード接続した場合に同様の構成のカスケード入力端
子に供給されるカスケード出力系列信号ｒ＝｛ｚ（ｉ，
ｊ）｝として出力端子96に供給される。また、出力ｒは
期間Ｋ1 のフェーズ１において出力確定素子93に供給さ
れると共に、遅延素子91によってＴ／２だけ遅延されて
期間Ｋ1 のフェーズ２において出力確定素子92に出力さ
れる。

【００４６】出力確定素子92，93は各期間のフェーズ２
において入力されたデータを次の期間のクロックＣＫの
立上りタイミングで取り込んで出力する。即ち、上記
（５）式に示す出力ｒは、期間Ｋ1 のフェーズ２におい
て取り込まれた出力確定素子92からのみ出力される。つ
まり、（５）式の出力ｒは期間Ｋ2 において出力端子94
から出力系列信号ｅ＝｛ｕ（ｉ＋２）｝として出力され
る。

【００４７】一方、期間Ｋ-2のフェーズ２においてクロ
ックＣＫ２が“１”になると、図２（ｊ）に示すカスケ
ード入力系列信号ｗ(i-2,2) がカスケード入力端子53を
介して加算器71に供給される。このタイミングではセレ
クト信号Ｓが“０”であるので、レジスタ63はタップ係
数Ｂ2 を選択して係数器57に与え、係数器57からはＢ2
・ｘ(i-2) が加算器71に供給される。加算器71はカスケ
ード入力系列信号ｄと係数器57の出力とを加算して遅延
素子81を介して加算器72に出力する。

【００４８】遅延素子81は加算器71の出力をＴ／２期間
だけ遅延させて加算器72に出力する。即ち、加算器72は
期間Ｋ-1のフェーズ１において加算器71の出力と係数器
60の出力とを加算する。このタイミングでは、セレクト
信号Ｓは“１”であって、レジスタ66はタップ係数Ｄ2
を選択しており、また、標本化系列信号ｂは遅延素子68
によってＴ／２期間だけ遅延されているので、係数器60
の出力はＤ2 ・ｙ(i-2) となる。

【００４９】こうして、期間Ｋ-1のフェーズ１において
は、加算器72の出力はｗ(i-2,2) ＋Ｂ2 ・ｘ(i-2) ＋Ｄ
2 ・ｙ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ２において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ２においては、係数器
56には入力端子51を介して標本化系列信号ｘ(i-1) が入
力されており、セレクト信号Ｓは“０”であるので、係
数器56の出力はＢ1 ・ｘ(i-1) となる。こうして、この
期間における加算器73の出力は、ｗ(i-2,2) ＋Ｂ2 ・ｘ
(i-2) ＋Ｄ2 ・ｙ(i-2) ＋Ｂ1 ・ｘ(i-1) となる。

【００５０】以後同様にして、加算器73乃至76によって
順次加算が行われて、期間Ｋ1 のフェーズ１において、
加算器76の出力はｗ(i-2,2) ＋Ｂ2 ・ｘ(i-2) ＋Ｄ2 ・
ｙ(i-2) ＋Ｂ1 ・ｘ(i-1) ＋Ｄ1 ・ｙ(i-1) ＋Ｂ0 ・ｘ
(i) ＋Ｄ0 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力は下記（６）式に示すものとなる。

【００５１】 ｗ(i-2,2) ＋Ｂ0 ・ｘ(i) ＋Ｂ1 ・ｘ(i-1) ＋Ｂ2 ・ｘ(i-2) ＋Ｄ0 ・ｙ(i) ＋Ｄ1 ・ｙ(i-1) ＋Ｄ2 ・ｙ(i-2) …（６） この出力は遅延素子86によってＴ／２だけ遅延され、図
２（ｋ）に示すように、期間Ｋ1 のフェーズ２において
出力ｒとしてパイプライン型加算回路90から出力され
る。パイプライン型加算回路90の出力ｒは、期間Ｋ1 の
フェーズ２において出力確定素子93に供給されると共
に、遅延素子91によってＴ／２だけ遅延されて期間Ｋ2
のフェーズ１において出力確定素子92に出力される。従
って、この場合には、フェーズ２において取り込みが行
われる出力確定素子93からのみ上記（６）式に示す出力
が出力系列信号ｆ＝｛ｖ（ｉ＋２）｝として出力され
る。

【００５２】上記（５）式，（６）式は、期間Ｋ2 、即
ち、入力端子51に標本化系列信号ａ＝ｘ(i+2) が入力さ
れるタイミングにおける出力系列信号ｅ，ｆを示してい
る。従って、例えば、入力される標本化系列信号ａがｘ
(i) である期間Ｋ1 における出力系列信号ｅ，ｆは夫々
下記（７）式及び（８）式によって示される。

【００５３】 ｕ（ｉ）＝ｗ(i-4,1) ＋Ａ0 ・ｘ(i-2) ＋Ａ1 ・ｘ(i-3) ＋Ａ2 ・ｘ(i-4) ＋Ｃ0 ・ｙ(i-2) ＋Ｃ1 ・ｙ(i-3) ＋Ｃ2 ・ｙ(i-4) …（７） ｖ（ｉ）＝ｗ(i-4,2) ＋Ｂ0 ・ｘ(i-2) ＋Ｂ1 ・ｘ(i-3) ＋Ｂ2 ・ｘ(i-4) ＋Ｄ0 ・ｙ(i-2) ＋Ｄ1 ・ｙ(i-3) ＋Ｄ2 ・ｙ(i-4) …（８） 出力端子96からは期間Ｋ-1 のフェーズ１，フェーズ２
において、上記（７）式，（８）式と同一のカスケード
出力系列信号ｒが出力される。カスケード入力端子53に
は、本実施の形態と同様の構成のトランスバーサルフィ
ルタにおけるカスケード出力端子から周期Ｔ／２のカス
ケード出力系列信号が供給される。カスケード接続され
ていない場合には、カスケード入力端子53の入力は０で
ある。この場合に、上記（７）式，（８）式をまとめる
と、夫々下記（９）式，（１０）式が得られる。

【００５４】 これらの（９）式，（１０）式は夫々上記（３）式，
（４）式に一致する。即ち、入力から４（＝Ｋ−１＋
２）Ｔ後には、出力端子92に所望のトランスバーサルフ
ィルタ出力が得られることが分かる。

【００５５】このように、本実施の形態においては、２
つの入力信号系列で用いるパイプライン型加算回路を共
用化する。即ち、本実施の形態においては、標本化系列
信号ｂを標本化系列信号ａに対して期間Ｔ／２だけ遅延
させることにより、パイプライン型加算回路の標本化系
列信号ａ用の加算回路と標本化系列信号ｂ用の加算回路
の加算タイミング同士を期間Ｔ／２だけずらし、加算器
と遅延素子とが交互に直列接続されたパイプライン型加
算回路によって２つの入力信号系列に対するパイプライ
ン型加算処理を同時に行うことを可能にする。これによ
り、加算器及び遅延素子の数を低減して回路規模を縮小
することができる。例えば、２入力２出力では、図１に
示すように、加算器は６個で、遅延素子は８個で、係数
器は６個あればよく、図３の従来例よりも著しく少ない
部品点数で構成可能である。なお、係数レジスタは切り
替え機能が必要であるが、この切り替えのための回路増
は僅かであり、全体の回路規模を十分削減することがで
きる。また、消費電力及び発熱量を抑制することがで
き、ＩＣ化に適した構成にすることができる。なお、回
路規模を増大させることなく、タップ数を増やすことも
可能である。

【００５６】なお、本発明は上記実施の形態に限定され
るものではなく、種々の変形が考えられる。例えば、上
記実施の形態においては、タップ数が３である例を説明
したが、４以上でもよい。なお、ＩＣ化する場合にはタ
ップ数はある程度制限されるが、ＩＣを追加してカスケ
ード接続することにより、膨大なタップ数が必要な場合
にも対応することができる。また、同様に、入力される
標本化系列信号数ｍ及び出力系列信号数ｔを３以上にす
ることもできる。この場合、加算器相互間に必ず遅延素
子を設ける構成にする場合には、ｍ，ｔ≦ｎとすること
が望ましい。

【００５７】また、入力端子52を介して入力された信号
を遅延素子68を介することなく直接係数器58乃至60に供
給するバイパス手段を設けることにより、入力端子51，
52に同一の標本化系列信号を入力させて、１入力のトラ
ンスバーサルフィルタを構成できるようにすることも可
能である。同様に、複数の入力端子に接続された遅延素
子をバイパスするバイパス手段を設け、入力系列信号数
に応じてバイパスするか否かを決定することにより、所
望の入力系列信号数に対応することができる。従って、
入力系列信号数毎にＩＣ化する必要はなく、１つのＩＣ
で複数の入力系列信号数に対応させることができる。

【００５８】また、本発明においては、カスケード入力
系列信号は必要であるものではなく、カスケード入力系
列信号が０である場合には回路を更に簡単に構成するこ
とができることは明らかである。

【００５９】このように、入力系列信号数に応じてタッ
プ係数の選択順序及び遅延量を適宜設定することによ
り、本発明を実施可能であり、実施の形態の対象性に着
目すれば、同様にして種々のトランスバーサルフィルタ
を実現することができることは明らかである。

【００６０】なお、本発明は上記各実施の形態に限定さ
れることなく、その要旨を逸脱しない範囲で種々様々に
変形実施可能であることは勿論である。

【００６１】

【発明の効果】以上説明したように本発明によれば、タ
ップ数を低減することなく、回路規模を縮小すると共
に、消費電力を抑制して発熱量を低減することができ、
また、回路規模及び消費電力を増大させることなく、タ
ップ数を増加させることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る入力加重型トランスバーサルフィ
ルタの一実施の形態を示すブロック図。

【図２】実施の形態の動作を説明するためのタイミング
チャート。

【図３】従来の入力加重型トランスバーサルフィルタを
示すブロック図。

【符号の説明】

55乃至60…係数器、61乃至66…レジスタ、71乃至76…加
算器、81乃至86，91…遅延素子、90…パイプライン型加
算回路、92，93…出力確定素子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 期間Ｔ毎に標本化されたｍ（ｍは２以上
   の整数）系統の入力標本化系列信号のうち少なくとも１
   系統の入力標本化系列信号をＴ／ｎ（ｎは２以上の整
   数）だけ遅延させる入力遅延手段と、 この入力遅延手段によって遅延された入力標本化系列信
   号と遅延されていない入力標本化系列信号のｍ系統の入
   力標本化系列信号が夫々入力されるｍ個の係数器群と、 前記ｍ個の係数器群の各係数器群毎に前記ｍ系統の入力
   標本化系列信号に対応した係数を、前記期間Ｔの間にｎ
   種類切換えて設定する係数設定手段と、 前記各係数器群の各係数器による前記標本化系列信号と
   前記係数との乗算結果が前記各係数器群の全係数器から
   供給されて、パイプライン型加算処理を行うことにより
   ｔ系統の出力標本化系列信号を得るパイプライン型加算
   手段とを具備したことを特徴とする入力加重型トランス
   バーサルフィルタ。
2. 【請求項２】 前記パイプライン型加算手段は、加算手
   段及び遅延手段の直列接続によって構成され前記係数器
   からの乗算結果が前記加算手段に供給されることを特徴
   とする請求項１に記載の入力加重型トランスバーサルフ
   ィルタ。
3. 【請求項３】 前記加算手段は、前記係数器の乗算結果
   が入力される直列接続された複数の加算器を具備し、 前記遅延手段は、前記複数の加算器相互間に設けられて
   （Ｔ／ｎ）の遅延時間を有することを特徴とする請求項
   ２に記載の入力加重型トランスバーサルフィルタ。
4. 【請求項４】 前記パイプライン型加算手段は、パイプ
   ライン型加算処理結果を（Ｔ／ｎ）を単位とする複数種
   類の遅延時間を有する出力遅延手段を介して取り出すこ
   とにより前記ｔ系統の出力標本化系列信号を得る出力手
   段を具備したことを特徴とする請求項１に記載の入力加
   重型トランスバーサルフィルタ。
5. 【請求項５】 前記複数の標本化系列信号を単一の標本
   化系列信号とすると共に前記ｍ個の係数器群に与える入
   力標本化系列信号の時間軸を一致させる切換手段を具備
   したことを特徴とする請求項１に記載の入力加重型トラ
   ンスバーサルフィルタ。
6. 【請求項６】 前記パイプライン型加算手段は、周期が
   （Ｔ／ｎ）のカスケード入力標本化系列信号を入力する
   入力手段と、 周期が（Ｔ／ｎ）のカスケード出力標本化系列信号を出
   力する出力手段とを具備したこと特徴とする請求項１に
   記載の入力加重型トランスバーサルフィルタ。
7. 【請求項７】 前記ｍ，ｔ，ｎは、ｍ，ｔ≦ｎであるこ
   とを特徴とする請求項１に記載の入力加重型トランスバ
   ーサルフィルタ。