JPH02266771A - 文字・パターン記憶再生装置 - Google Patents
文字・パターン記憶再生装置Info
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- JPH02266771A JPH02266771A JP8935789A JP8935789A JPH02266771A JP H02266771 A JPH02266771 A JP H02266771A JP 8935789 A JP8935789 A JP 8935789A JP 8935789 A JP8935789 A JP 8935789A JP H02266771 A JPH02266771 A JP H02266771A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、タイトル文字あるいは図形等の画像パターン
等を記憶し、他の映像に重ねて出力することの出来る文
字・パターン記憶再生装置に関するものである。
等を記憶し、他の映像に重ねて出力することの出来る文
字・パターン記憶再生装置に関するものである。
近年、家庭用ＶＴＲの普及にともない家庭用ビデオカメ
ラの需要が増加し、家庭用ビデオカメラの多機能化及び
編竿機能等に対する要求が高まっできた。
ラの需要が増加し、家庭用ビデオカメラの多機能化及び
編竿機能等に対する要求が高まっできた。
これらの機能の中で、タイトル等に挿入を行うインポー
ズ及びチロソバ等は特に要求の多い機能の−っである。
ズ及びチロソバ等は特に要求の多い機能の−っである。
以下、従来のタイトル等の挿入を行うテロップ装置につ
いて、第６図を用いて説明する。第６図において、（１
）はビデオ信号入力端子、（２）は文字・パターン情報
を抽出する検出回路、（３）はビデオ信号入力から同期
信号を分離する同期分離回路、（４）はシリアルパラレ
ル変換回路、（５）はパラレルシリアル変換回路１ 、
＋６１はメモリ、（７）は基準クロックの発振回路、
（８）、 （９１はそれぞれメモリ（６）のアドレスを
指令する垂直カウンタ、水平カウンタ、顛は同期分離回
路（３）及び発信回路（３）から垂直カウンタ（８）、
水平カウンタ（９）のアップダウンのタイミングを制御
する分周回路、αすはコントローラ１．ｖ３はスイッチ
等のユーザーの指令信号、（１３１は文字・バタ・−ン
情報を他のビデオ信号と重畳するための文字重畳回路、
０４Ｊはビデオ信号出力端子である。
いて、第６図を用いて説明する。第６図において、（１
）はビデオ信号入力端子、（２）は文字・パターン情報
を抽出する検出回路、（３）はビデオ信号入力から同期
信号を分離する同期分離回路、（４）はシリアルパラレ
ル変換回路、（５）はパラレルシリアル変換回路１ 、
＋６１はメモリ、（７）は基準クロックの発振回路、
（８）、 （９１はそれぞれメモリ（６）のアドレスを
指令する垂直カウンタ、水平カウンタ、顛は同期分離回
路（３）及び発信回路（３）から垂直カウンタ（８）、
水平カウンタ（９）のアップダウンのタイミングを制御
する分周回路、αすはコントローラ１．ｖ３はスイッチ
等のユーザーの指令信号、（１３１は文字・バタ・−ン
情報を他のビデオ信号と重畳するための文字重畳回路、
０４Ｊはビデオ信号出力端子である。
まず、文字・バクーン信号の主な流、れを説明する。ビ
デオ信号入力端子（１）により入力されたビデオ信号は
、同期分離回路（３）により同期信号が作成されると同
時に、検出回路（２）により二値化されデジタル信号と
なる。このデジタル信号は、シリアルパラレル変換回路
（４）により８ビツト等のデジタル信号となりメモリ（
６）に記憶される。またメモリ（６）に記憶された文字
・パターン等の情報である８ビツト等のデジタル信号は
、パラレルシリアル変換回路（５）？こよりシリアルデ
ジタル信号となり文字重管：回路偏により本来のビデオ
信号に重畳された形でビデオ出力端子顛に出力される。
デオ信号入力端子（１）により入力されたビデオ信号は
、同期分離回路（３）により同期信号が作成されると同
時に、検出回路（２）により二値化されデジタル信号と
なる。このデジタル信号は、シリアルパラレル変換回路
（４）により８ビツト等のデジタル信号となりメモリ（
６）に記憶される。またメモリ（６）に記憶された文字
・パターン等の情報である８ビツト等のデジタル信号は
、パラレルシリアル変換回路（５）？こよりシリアルデ
ジタル信号となり文字重管：回路偏により本来のビデオ
信号に重畳された形でビデオ出力端子顛に出力される。
以上のような動作を実現するため、本回路の発振回路（
７）で基準クロックを作成し５、この基準クロックをシ
リアルパラレル変換回路（４）及びパラレルシリアル変
換回路（５）に供給し変換タイミングを与える。また１
、このクロックは分周ｒｉｉ回路ａΦにより分周された
後、メモリ（６）の下位ビー／１・のアドレス指定カウ
ンタである水平カウンタ（９）に供給され、メモリ（６
）のアドレス指定を行う。水平カウンタ（９）の桁上げ
信号は、メモリ（６）の上位ピットのアドレス指定カウ
ンタである垂直カウンタｔｅｌに供給されメモリ（６）
のアドレス指定を行う。また、コントローラ圓は、スイ
ッチ等の指令信号０乃により文字・パターンの書き込み
または読み込みかを指定される。
７）で基準クロックを作成し５、この基準クロックをシ
リアルパラレル変換回路（４）及びパラレルシリアル変
換回路（５）に供給し変換タイミングを与える。また１
、このクロックは分周ｒｉｉ回路ａΦにより分周された
後、メモリ（６）の下位ビー／１・のアドレス指定カウ
ンタである水平カウンタ（９）に供給され、メモリ（６
）のアドレス指定を行う。水平カウンタ（９）の桁上げ
信号は、メモリ（６）の上位ピットのアドレス指定カウ
ンタである垂直カウンタｔｅｌに供給されメモリ（６）
のアドレス指定を行う。また、コントローラ圓は、スイ
ッチ等の指令信号０乃により文字・パターンの書き込み
または読み込みかを指定される。
これによりコントローラαＤば、メモリ（６）、シリア
ルパラレル変換回路（４）、パラレルシリアル変換回路
（５）、水平カウンタ（９）、垂直カウンタ（８）、分
周回路ａ［有］、発振回路（７）を動作または非動作状
態にする。
ルパラレル変換回路（４）、パラレルシリアル変換回路
（５）、水平カウンタ（９）、垂直カウンタ（８）、分
周回路ａ［有］、発振回路（７）を動作または非動作状
態にする。
コントローラ引）は、同期分離回路寛３）により供給さ
れた同期信号を基準にして、１フイベルトの始点で水平
カウンタ（９）、垂直カウンタ（８）のりセラＩ・を行
い、画面内のパターン、文字等の位置とメモリ（６）の
アドレスとの相関をとる。ここで、メモリからの読み出
し動作タイミングについて説明する。
れた同期信号を基準にして、１フイベルトの始点で水平
カウンタ（９）、垂直カウンタ（８）のりセラＩ・を行
い、画面内のパターン、文字等の位置とメモリ（６）の
アドレスとの相関をとる。ここで、メモリからの読み出
し動作タイミングについて説明する。
例えば８ビツト構成のメモリの場合には、第７図の様に
なり、メモリの１ビツト分すなわぢ１画素分にあたるシ
リアルデータグロックｆａｌに対してメモリのアドレス
は８画素分毎に変化させる。さらにパラレルシリアル変
換タイミングは、ロードパルス（ｂｌにより行ない、メ
モリからの読み出しは、次のロードパルス山）が来るま
でのランチパルス１（ｄｌに表示している期間に行なう
。
なり、メモリの１ビツト分すなわぢ１画素分にあたるシ
リアルデータグロックｆａｌに対してメモリのアドレス
は８画素分毎に変化させる。さらにパラレルシリアル変
換タイミングは、ロードパルス（ｂｌにより行ない、メ
モリからの読み出しは、次のロードパルス山）が来るま
でのランチパルス１（ｄｌに表示している期間に行なう
。
以上、従来の文字・パターン記憶再生装置について述べ
たが、従来の文字・パターン記憶再生装置では、文字・
パターン情報にふちどりをつけ゛て再生することが出来
なかった。
たが、従来の文字・パターン記憶再生装置では、文字・
パターン情報にふちどりをつけ゛て再生することが出来
なかった。
本発明の目的は、家庭用ビデオカメラ等において、文字
・パターン情報を記憶し、ふちどりをつけて再生出来る
文字・パターン記憶再生装置を惇供する。
・パターン情報を記憶し、ふちどりをつけて再生出来る
文字・パターン記憶再生装置を惇供する。
文字・パターン記憶再生装置を捏供することにある。
（課題を解決するための手段〕
メモリの１サイクル読み出し期間に前移の水平走査（以
後Ｈと称す）の信号も読み出し合成し、時間軸方向にも
遅延回路を設け、他のビデオ入力と固定電位との切換え
回路を設ける。
後Ｈと称す）の信号も読み出し合成し、時間軸方向にも
遅延回路を設け、他のビデオ入力と固定電位との切換え
回路を設ける。
記憶した文字・パターン情報にふちどりをつけて再生出
来る。
来る。
以下、本発明の実施例を図面を用いて説明する。
第１図は、本発明による文字・パターン記憶再生装置の
一実施例を示すブロック図である。第１図において、ｉ
ｌｌはビデオ信号入力端子、（２）は文字・パターン情
報を抽出する検出回路、（３）はビデオ信号入力から同
期信号を分離する同期分離回路、（４）はシリアルパラ
レル変換回路、（５）はパラレルシリアル変換回路１
、（６１はメモリ、（７）は基準クロック発振回路、＋
８１． ＋９１はそれぞれメモリ（６）のアドレスを指
令する垂直カウンタ、水平カウンタ、（ロ）はスイッチ
等のユーザーの指令信号、■は文字・パターン情報を他
のビデオ信号と重畳するための文字重畳回路、ａ〜はビ
デオ出力端子、０υは指令信号側及び周期分離回路（３
）からの同期信号を入力し、垂直カウンタ（８）、水平
カウンタ（９）のカウント及びリセットのタイミングや
メモリ（６）の読み出し、書き込みを制御するコントロ
ーラ、αすは前後のＨ期間も読み出すためのアドレス加
算器、（至）、鰭は、前後のＨ期間から読み出されたデ
ータをパラレル・シリアル変換するパラレル・シリアル
変換回路２、パラレル・シリアル変換回路３、Ｑｌはパ
ラレル・シリアル変換回路１（５）からの信号を遅延さ
せる第１遅延回路、（２）はパラレル・シリアル変換回
路１（至）、２Ｑ１９．３αηの信号を加算する第１の
ＯＲ回路、＠、 （２１）は第１のＯＲ回路（２）から
の信号を遅延させる第２遅延回路、第３遅延回路、（２
３）は第２遅延回路、第３遅延回路の出力をイネーブル
するゲート回路、（２４）は第１のＯＲ回路Ｑｌ 、第
２遅延回路（至）、第３遅延回路（２１）の出力を加算
する第２のＯＲ回路、（２５）ふちどり用の輝度を与え
る固定電位、（２６）は固定電位（２５）と入力ビデオ
信号とを切換えるスイッチである。
一実施例を示すブロック図である。第１図において、ｉ
ｌｌはビデオ信号入力端子、（２）は文字・パターン情
報を抽出する検出回路、（３）はビデオ信号入力から同
期信号を分離する同期分離回路、（４）はシリアルパラ
レル変換回路、（５）はパラレルシリアル変換回路１
、（６１はメモリ、（７）は基準クロック発振回路、＋
８１． ＋９１はそれぞれメモリ（６）のアドレスを指
令する垂直カウンタ、水平カウンタ、（ロ）はスイッチ
等のユーザーの指令信号、■は文字・パターン情報を他
のビデオ信号と重畳するための文字重畳回路、ａ〜はビ
デオ出力端子、０υは指令信号側及び周期分離回路（３
）からの同期信号を入力し、垂直カウンタ（８）、水平
カウンタ（９）のカウント及びリセットのタイミングや
メモリ（６）の読み出し、書き込みを制御するコントロ
ーラ、αすは前後のＨ期間も読み出すためのアドレス加
算器、（至）、鰭は、前後のＨ期間から読み出されたデ
ータをパラレル・シリアル変換するパラレル・シリアル
変換回路２、パラレル・シリアル変換回路３、Ｑｌはパ
ラレル・シリアル変換回路１（５）からの信号を遅延さ
せる第１遅延回路、（２）はパラレル・シリアル変換回
路１（至）、２Ｑ１９．３αηの信号を加算する第１の
ＯＲ回路、＠、 （２１）は第１のＯＲ回路（２）から
の信号を遅延させる第２遅延回路、第３遅延回路、（２
３）は第２遅延回路、第３遅延回路の出力をイネーブル
するゲート回路、（２４）は第１のＯＲ回路Ｑｌ 、第
２遅延回路（至）、第３遅延回路（２１）の出力を加算
する第２のＯＲ回路、（２５）ふちどり用の輝度を与え
る固定電位、（２６）は固定電位（２５）と入力ビデオ
信号とを切換えるスイッチである。
第１図において、指令信号＠によりコントローラａＯの
制御でビデオ信号入力端子＋１１の信号をメモリ（６）
に記憶し、他のビデオ入力信号の時にメモリ（６）から
読み出し、文字重畳回路０で加算してビデオ信号出力端
子（２）から出力する動作は従来例と同じである。いま
、次に説明する再生時のふちどり信号重畳動作に対して
垂直方向の画面位置を一致させるために、前提条件とし
てメモリ（６）に書き込む時の垂直アドレスは、コント
ローラａＤからの信号（Ｂｏ）を“Ｈ″にすることによ
りアドレス加算器αつで垂直カウンタ（８）の数値（ｎ
）＋１にする。
制御でビデオ信号入力端子＋１１の信号をメモリ（６）
に記憶し、他のビデオ入力信号の時にメモリ（６）から
読み出し、文字重畳回路０で加算してビデオ信号出力端
子（２）から出力する動作は従来例と同じである。いま
、次に説明する再生時のふちどり信号重畳動作に対して
垂直方向の画面位置を一致させるために、前提条件とし
てメモリ（６）に書き込む時の垂直アドレスは、コント
ローラａＤからの信号（Ｂｏ）を“Ｈ″にすることによ
りアドレス加算器αつで垂直カウンタ（８）の数値（ｎ
）＋１にする。
動作モードが、ふちどり無しの場合、メモリ（６）の読
み出し時に、コントローラαυからの信号Ｂｅが“Ｈ”
、ＢＩが“Ｌ”となり、垂直アドレス値がアドレス加算
器ＯＩｊで垂直カウンタ（８）の数値（ｎとする）＋１
となり、書き込み時と一致したアドレスのデータがメモ
リ（６）から読み出される。８ビツトの場合を例にする
と、メモリ（６）から読み出された８ビツトのパラレル
データはパラレル・シリアル変換回路１（５）により、
シリアルデータに変換される。
み出し時に、コントローラαυからの信号Ｂｅが“Ｈ”
、ＢＩが“Ｌ”となり、垂直アドレス値がアドレス加算
器ＯＩｊで垂直カウンタ（８）の数値（ｎとする）＋１
となり、書き込み時と一致したアドレスのデータがメモ
リ（６）から読み出される。８ビツトの場合を例にする
と、メモリ（６）から読み出された８ビツトのパラレル
データはパラレル・シリアル変換回路１（５）により、
シリアルデータに変換される。
この時、コントローラαυからの制御信号（Ｘ）により
、パラレル・シリアル変換回路２α１． ３αηはリセ
ットがかかり出力は“Ｌ”となる、前記シリアルデータ
は第１遅延回路（２）により、ふちどりに相当する時間
（第４図の１＋）遅される。ここで、この時のｔ、と書
き込み、読み出しの１サイクル（この例では８シリアル
クロック分）のズレを補正するために、読み出しの開始
を書き込みに対して８シリアルクロック分十ｔ１前にし
ている。
、パラレル・シリアル変換回路２α１． ３αηはリセ
ットがかかり出力は“Ｌ”となる、前記シリアルデータ
は第１遅延回路（２）により、ふちどりに相当する時間
（第４図の１＋）遅される。ここで、この時のｔ、と書
き込み、読み出しの１サイクル（この例では８シリアル
クロック分）のズレを補正するために、読み出しの開始
を書き込みに対して８シリアルクロック分十ｔ１前にし
ている。
次に第１のＯＲ回路α傷の出力は前記制御信号（Ｘ）の
動作により、パラレル・シリアル変換回路１（５）から
のシリアル信号そのままとなる。このシリアル信号は第
２遅延回路（至）でｔ１遅延され第２のＯＲ回路（２４
）を経てスイッチ（２５）を制御する。この時コントロ
ーラαυからの制御信号（Ｙ）によりゲート回路（２３
）は閉じられ各々の出力はＬ”となっている０以上のこ
とにより他のビデオ入力信号は、第１遅延回路α呻の出
力信号（重畳される文字・パターン情報）と同じタイミ
ングの信号となる第２のＯＲ回路（２４）出力信号によ
りスイッチ（２５）でふちどりの輝度を決める固定電位
（２６）と重畳され、さらに文字重畳回路（至）で前記
第１遅延回路０１の出力信号と重畳され従来と同じふち
どり無しの文字バター・ン情頓重畳信号として、ビデオ
信号出力端子Ｑ４１から出力される。
動作により、パラレル・シリアル変換回路１（５）から
のシリアル信号そのままとなる。このシリアル信号は第
２遅延回路（至）でｔ１遅延され第２のＯＲ回路（２４
）を経てスイッチ（２５）を制御する。この時コントロ
ーラαυからの制御信号（Ｙ）によりゲート回路（２３
）は閉じられ各々の出力はＬ”となっている０以上のこ
とにより他のビデオ入力信号は、第１遅延回路α呻の出
力信号（重畳される文字・パターン情報）と同じタイミ
ングの信号となる第２のＯＲ回路（２４）出力信号によ
りスイッチ（２５）でふちどりの輝度を決める固定電位
（２６）と重畳され、さらに文字重畳回路（至）で前記
第１遅延回路０１の出力信号と重畳され従来と同じふち
どり無しの文字バター・ン情頓重畳信号として、ビデオ
信号出力端子Ｑ４１から出力される。
動作モードが、ふちどり有りの場合、メモリ（６）から
の読み出Ｉ、タイミングは第２図の様に読み出しＩＪ３
′イクルの前１／３０時間で垂直カウンタ（８）の敗（
ｉＩ（ｎ） →−１のアドレスのメモリ（６）のデー
・夕をラッチパルス１（ｄ）でラッチ、読み出し１サイ
クルの中１７３の時間でｎのアドレス、後１／３の時間
でｎ＋２のアドレスのメモリ（６）のデ・−タを名々ラ
ップ・パルス２．３てラッチし、次のロードパルス（０
）で同時６、ニパラレル・シリアル月１゛る。もちろん
この時、コン）ｉ：ｉ−ラａ＋）からの制御信号（Ｘ）
ｅよりパラレル・シリアル変換回路２αｉ、３（１１
ハ４ネーブルされている。変換されたシリアル信号のう
ちｆｉ −１−１のシリアル信号は第１遅延回路ｔＪ師
で所定量ｔｒ （水平方向のふらどり量）遅延され（
第４図のｋ）、文字重畳回路０３に供給される。−力変
換されたｎ＋ｌ＋ｎ＋ｎ”２のシリアル信号は、第１の
ＯＲ回路０薗で加算される、これは第３図の様になり現
在走査中の１１ラインの前後のＨの信号を加算すること
により垂直方向のふ１）どり信号を含んだ信号となる。
の読み出Ｉ、タイミングは第２図の様に読み出しＩＪ３
′イクルの前１／３０時間で垂直カウンタ（８）の敗（
ｉＩ（ｎ） →−１のアドレスのメモリ（６）のデー
・夕をラッチパルス１（ｄ）でラッチ、読み出し１サイ
クルの中１７３の時間でｎのアドレス、後１／３の時間
でｎ＋２のアドレスのメモリ（６）のデ・−タを名々ラ
ップ・パルス２．３てラッチし、次のロードパルス（０
）で同時６、ニパラレル・シリアル月１゛る。もちろん
この時、コン）ｉ：ｉ−ラａ＋）からの制御信号（Ｘ）
ｅよりパラレル・シリアル変換回路２αｉ、３（１１
ハ４ネーブルされている。変換されたシリアル信号のう
ちｆｉ −１−１のシリアル信号は第１遅延回路ｔＪ師
で所定量ｔｒ （水平方向のふらどり量）遅延され（
第４図のｋ）、文字重畳回路０３に供給される。−力変
換されたｎ＋ｌ＋ｎ＋ｎ”２のシリアル信号は、第１の
ＯＲ回路０薗で加算される、これは第３図の様になり現
在走査中の１１ラインの前後のＨの信号を加算すること
により垂直方向のふ１）どり信号を含んだ信号となる。
次にこの第１のＯＲ回路αつ出力と第２遅延回路（イ）
、第３遅延回路（２１）を通１ッ各々ｔ、づつ遅延さ→
メ、各々の出力を第２のＯＲ回路 （２４）で加算する
ことにより、第４図の様に水平方向のふらどり信号を含
む信号（第４図のＣＩ）となる。もぢろん、この時は、
コントロ・−ラαＢからの制′ａ信号（Ｙ）はデー・ト
回路（２３）をイネーブルする様に制御している。
、第３遅延回路（２１）を通１ッ各々ｔ、づつ遅延さ→
メ、各々の出力を第２のＯＲ回路 （２４）で加算する
ことにより、第４図の様に水平方向のふらどり信号を含
む信号（第４図のＣＩ）となる。もぢろん、この時は、
コントロ・−ラαＢからの制′ａ信号（Ｙ）はデー・ト
回路（２３）をイネーブルする様に制御している。
他の入力ビデオ（映像）信号は、ふちどり（、’ｔ Ｍ
を含んだ第２のＯＲ回路（２４）の出力信■によりスイ
ッチ（２５）で、ふちどりの輝度を決める固定電位と切
換誠られ、さらに文字重畳回路０１で前記、第１遅延回
路出力（第４図のｋ）と重畳され、第５図の＋（１１の
様に、ふちどりのついた文字・パターン情報を重畳した
映像信号２ニしてビデオ信−号出力端子（ロ）から出力
される。この時、固定電位り２６）の値を適当に設定す
ることにより任意の輝度のふちとりにすることが出来る
のは云うまでもない。
を含んだ第２のＯＲ回路（２４）の出力信■によりスイ
ッチ（２５）で、ふちどりの輝度を決める固定電位と切
換誠られ、さらに文字重畳回路０１で前記、第１遅延回
路出力（第４図のｋ）と重畳され、第５図の＋（１１の
様に、ふちどりのついた文字・パターン情報を重畳した
映像信号２ニしてビデオ信−号出力端子（ロ）から出力
される。この時、固定電位り２６）の値を適当に設定す
ることにより任意の輝度のふちとりにすることが出来る
のは云うまでもない。
以十のように、本発明によれば、追加ｌまたアトＩノス
加算器で現水平走査ラインのｉｊＩ後の水平走査ライン
のメモリのデータをほぼ同時間に読み出し追加したパラ
レル・シリアル変換回路でシリアル信号に変換し、複数
の遅延回路で水平方向に遅延し、ＯＲ回路で加算し、ス
イッチで固定電位と入力ビデオ（映像）信号と切換え、
文字・パターン情報のふちとり信号を重畳出来る櫓にし
たので、入力ビデオ（映像）信号と文字・パターン情報
でコントラス（への少ない画面でも鮮明な文字・パター
ン情報ビデオ（映像）信号を再生出来る。
加算器で現水平走査ラインのｉｊＩ後の水平走査ライン
のメモリのデータをほぼ同時間に読み出し追加したパラ
レル・シリアル変換回路でシリアル信号に変換し、複数
の遅延回路で水平方向に遅延し、ＯＲ回路で加算し、ス
イッチで固定電位と入力ビデオ（映像）信号と切換え、
文字・パターン情報のふちとり信号を重畳出来る櫓にし
たので、入力ビデオ（映像）信号と文字・パターン情報
でコントラス（への少ない画面でも鮮明な文字・パター
ン情報ビデオ（映像）信号を再生出来る。
第１図は、本発明の一実施例を示す図、第２図はメモリ
読み出しタイミング図、第３図は垂直方向のふちどり信
号の例を示した図、第４図は水平方向のふちどり信号説
明図、第５図はタイトル重脣例の図、第６．７図は各々
従来例の構成、メモリ読み出しタイミング図である。 １５ニアドレス加算器、１６：パラレル・シリアル変換
回路２．１７：パラレル・シリアル変換回路３．１８：
第１遅延回路、１９：第１のＯＲ回路、２０：第２遅延
回路、２１：第３遅延回路、２３：ゲート回路、２４：
第２のＯＲ回路２５：スイッチ、２６：固定電位 なお、図中、同一符号は同一・、又は相当部分を示す。
読み出しタイミング図、第３図は垂直方向のふちどり信
号の例を示した図、第４図は水平方向のふちどり信号説
明図、第５図はタイトル重脣例の図、第６．７図は各々
従来例の構成、メモリ読み出しタイミング図である。 １５ニアドレス加算器、１６：パラレル・シリアル変換
回路２．１７：パラレル・シリアル変換回路３．１８：
第１遅延回路、１９：第１のＯＲ回路、２０：第２遅延
回路、２１：第３遅延回路、２３：ゲート回路、２４：
第２のＯＲ回路２５：スイッチ、２６：固定電位 なお、図中、同一符号は同一・、又は相当部分を示す。
Claims (1)
- 入力ビデオ信号中の同期信号を分離する同期分離回路と
、この同期分離回路より得られる同期信号を基にしてタ
イミング信号を生成するコントローラと、ビデオ信号に
重畳された文字・パターン情報を二値化する検出回路、
この二値化された信号をパラレルデジタル信号に変換す
るシリアルパラレル変換回路、このパラレルデジタル信
号を記憶するメモリ、このメモリからの読み出しの１ア
ドレス指定サイクルで前後の水平走査期間も読み出すた
めのアドレス加算器、この読み出された３水平走査期間
のデータを各々シリアルデジタル信号に変換する３つの
パラレル・シリアル変換回路、この３つのシリアルデジ
タル信号のうちの文字・パターン情報に相当する１つの
シリアルデジタル信号を時間軸方向に遅延させる第１遅
延回路、前記３つのシリアル・デジタル信号を加算する
第１のＯＲ回路、この第１のＯＲ回路の信号を前記第１
遅延回路の遅延量と同量各々遅延させる第２、第３遅延
回路、第２、第３遅延回路出力をイネーブルするゲート
回路、第１のＯＲ回路出力、第２、第３遅延回路出力を
加算する第２のＯＲ回路、この第２のＯＲ回路の出力信
号で他のビデオ入力信号と固定電位を切換える切換え回
路、この切換え回路の出力信号と前記第１遅延回路の出
力信号を加算重畳し再生する回路を有し、入力ビデオ信
号に文字・パターン等の画像情報とこの画像情報のふち
どり情報を重畳したことを特徴とする文字・パターン記
憶再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089357A JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089357A JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266771A true JPH02266771A (ja) | 1990-10-31 |
| JPH0834563B2 JPH0834563B2 (ja) | 1996-03-29 |
Family
ID=13968463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089357A Expired - Fee Related JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834563B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481318A (en) * | 1990-03-27 | 1996-01-02 | Ferguson Limited | Television receiver with additional display of characters |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186871A (en) * | 1981-05-04 | 1982-11-17 | Ampex | Video key edge effect generator |
| JPS61149480U (ja) * | 1985-03-06 | 1986-09-16 |
-
1989
- 1989-04-07 JP JP1089357A patent/JPH0834563B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186871A (en) * | 1981-05-04 | 1982-11-17 | Ampex | Video key edge effect generator |
| JPS61149480U (ja) * | 1985-03-06 | 1986-09-16 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481318A (en) * | 1990-03-27 | 1996-01-02 | Ferguson Limited | Television receiver with additional display of characters |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834563B2 (ja) | 1996-03-29 |
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