JPH0834612B2 - 時分割交換機の時間スイツチ装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は時分割交換機、とくに時分割交換機の通話路
における時間スイッチ装置に関する。

（従来の技術） 従来、時分割交換機の通話路は、TSTまたはT³等の構
成をとり、内部の１ライン当りの多重度を大きくするこ
とによってハードウエア量の減少を図っていた。また、
それに使用する時間スイッチにおけるチャネルの選択数
は、フレームの長さとフォーマットによって決定され
る。その処理速度は、メモリの読出し書込みに要する限
界値に依存する。

TST構成の場合はとくに、時間スイッチの容量を大き
く、しかも高速に構成しないと、空間スイッチが大型化
するので、大容量のシステムを構築する場合には、経済
的でない。たとえば時間スイッチを高速化するものとし
て、島津他による「超高速シフトレジスタ形時間スイッ
チ高多重化の検討」昭和60年度電子通信学会総合全国大
会講演論文集1974に記載のようにシフトレジスタを用い
た方式や、山本他による「メモリの読出しサイクル限界
まで高速化出来る時間スイッチの構成法」同1975、およ
び山本他による「超高速RAM形時間スイッチ構成法の検
討」同1976に記載のように面制御を行なって２〜３倍程
度に高速化する方式などがあった。

（発明が解決しようとする問題点） しかしこれらの従来の方法では、タイムスロットの数
に制約があったり、極度に高速なメモリの使用による非
経済性の問題があった。またこのような時間スイッチ
は、すべての入力をその動作速度の限界に近い速度で多
重化するように構成しなければならなかった。

本発明はこのような従来技術の欠点を解消し、現状の
技術で十分経済的に利用できる回路素子を使用して大き
なタイムスロット容量を有する時分割交換機の時間スイ
ッチ装置を提供することを目的とする。

（問題点を解決するための手段） 本発明は上述の問題点を解決するために、入力データ
列を受けて時間交換を行ない、所定の第１の出力タイム
スロット速度でこれを出力する複数の第１の時間スイッ
チ手段と、複数の第１の時間スイッチ手段からのデータ
列を入側に受けるように接続され、複数の第１の時間ス
イッチ手段の間でデータ列を択一的に選択し、第１の時
間スイッチ手段の数を第１の出力タイムスロット速度に
乗じた値に実質的に等しいタイムスロット速度でデータ
列を多重化して出力する第１の選択回路手段とを含み、
第１の選択回路手段における択一的選択がプログラマブ
ルである時分割交換機の時間スイッチ装置を提供する。

また、本発明によれば、入力データ列を受けて時間交
換を行ない、所定の第１の出力タイムスロット速度でこ
れを出力する複数の第１の時間スイッチ手段と、複数の
第１の時間スイッチ手段からのデータ列を入側に受ける
ように接続され、複数の第１の時間スイッチ手段の間で
データ列を択一的に選択し、第１の時間スイッチ手段の
数を第１の出力タイムスロット速度に乗じた値に実質的
に等しいタイムスロット速度でデータ列を多重化して出
力し、択一的選択がプログラマブルである第１の選択回
路手段と、第１の選択回路手段の出力を受けて分離する
第１の分離回路手段と、第１の分離回路手段の出側に接
続され、第１の分離回路手段で分離されたデータ列を受
けて時間交換を行なう複数の第２の時間スイッチ手段と
を含む時分割通話路装置が提供される。

（作用） 本発明によれば、第１の選択回路手段の入側における
第１の時間スイッチ手段が並列に第１の出力タイムスロ
ットで動作し、それらの出力を第１の選択回路手段によ
って選択して多重化し、サブフレーム内においてプログ
ラマブルに移動できるタイミングで出力する。第１の分
離回路手段では、この多重化されたデータ列を分離し、
第２の時間スイッチで時間交換を行なって出力する。

（実施例） 次に添付図面を参照して本発明による時分割交換機の
時間スイッチ装置の実施例を詳細に説明する。

第１図を参照すると、T0〜Tn-1で示すｎ個の時間スイ
ッチ10が選択回路20の入側に接続されている。時間スイ
ッチ10の入力12にはビット数ｋ、周波数ｆの多重化信号
が入力される。時間スイッチ10は、１フレームに含まれ
るＳ個のタイムスロット（TS）を相互に入れ換えること
によって時間交換を行ない、その出力信号を出力14に出
力する。

ここで、ａ（＝0,1,2,...,n−１）番目の時間スイッ
チ10の入力12における１フレーム内のｂ（＝0,1,2,...,
S−１）番目のタイムスロットのデータ列信号をIa
（ｂ）と表示し、これがその出力14の１フレーム内のｘ
（＝0,1,2,...,S−１）番目のタイムスロットに変換さ
れることをTa（b,x）と記すことにする。このような時
間交換は、時間スイッチ10に接続された保持メモリ（SC
M）40によって制御され、メモリ40には入側と出側のタ
イムスロットの対応関係が保持されている。

選択回路20は、その入側の各時間スイッチ10からの出
力14の１タイムスロット出力期間における信号をその1/
nの時間ごとに選択的に切り換え、ｎ倍の周波数nfのｋ
ビット信号として出力21に出力する多重化回路である。
その制御は保持メモリ30によって行なわれる。

入側における１つのタイムスロットは、出側の１サブ
フレームに対応し、１サブフレームはｎ個のタイムスロ
ットに再分割されている。各入力14の任意のタイムスロ
ットｘの信号が出力21における各サブフレーム内の任意
のタイムスロットｄ（＝0,1,2,...,n−１）に変換され
る。すなわち、ａ番目の時間スイッチ10から入力される
タイムスロットｘの信号Ta（ｘ）は、それに対応するサ
ブフレーム内のｎ個のタイムスロットのうちの１つに変
換され、出力21におけるnx＋ｄ番目のタイムスロットの
出力データ列信号To（nx＋ｄ）として出力21から出力さ
れる。この入出力タイムスロット間の対応関係がメモリ
30に保持される。

比較のために、第２図を参照して従来の時間スイッチ
装置の代表例を説明すると、１フレームにＳ個のタイム
スロットを有するｎ本のｋビット入力L0〜Ln-1が多重化
部110でシーケンシャルに選択されて多重化される。そ
の制御はカウンタCNT130で行なわれる。出力Tiには、ｎ
多重されたｋビットの出力が現われ、時間スイッチ120
に入力される。これは、メモリ140の制御により時間ス
イッチ120で時間交換され、ｋビットの出力データ列To
がその出力121に出力される。したがって、時間スイッ
チ120はnxS個のタイムスロットを有する。

多重化部110の任意の入力Ia（ｂ）は多重化部110で多
重化され、時間スイッチ120において時間交換Ｔ（x,d）
が行なわれる。ここでｘはSxb＋ａに等しい。したがっ
て、出力121には出力データ列To（ｄ）が出力される。

たとえば、入力L0〜Ln-1の１つにおいてｋが８ビッ
ト、Ｓが128タイムスロットとし、入力数ｎが８とする
と、時間スイッチ120には８ビットx1024タイムスロット
が入力される。出力121には、これが時間変換された８
ビットのデータ列として出力される。

このような従来の構成と同じ規模で第１図の時間スイ
ッチ装置を構成すると、入力データ列Ia（ｂ）がまず時
間スイッチ10にて時間交換Ta（b,u）を受け、選択回路2
0にて多重化されて出力データ列信号To（ｙ）として出
力21から出力される。時間スッチ10のメモリ40では、入
力数ｎが８であるから、出側のタイムスロットｕを［y/
8］なる値に設定する。ただし［ ］はガウス記号を示
す。

選択回路20のメモリ30では、出力21におけるタイムス
ロットｙをａに等しく設定する。または、ａ番目の時間
スイッチ10の出力Taを選択するには、入力数ｎ＝８であ
るから、メモリ30にｙとしてMOD（８）を設定すればよ
い。このように、出側のタイムスロットの位置ｙが固定
でなく、プログラマブルであることが本実施例の特徴の
１つである。

第２図の時間スイッチ装置で同様の規模を考えると、
入力データ列Ia（ｂ）が多重化部110にて多重化され、
信号Ｔ（8xb＋a,y）として時間スイッチ120に入力され
る。時間スイッチ120ではこれを時間交換してTo（ｙ）
として出力121に出力する。これらからわかるように、
第１図の装置の場合も第２図の装置の場合もいずれも、
入力データ列Ia（ｂ）に対して出力データ列To（ｙ）が
一義的に定まり、両者が等価であることがわかる。

一般に時間スイッチ装置の性能の評価は、（１）時間
スイッチの容量、（２）時間スイッチの動作速度、およ
び（３）保持メモリの動作速度に依存する。さらに一般
的には、時間スイッチ装置の容量を大きくするほど高速
の動作速度を必要とし、時間スイッチ120自体の特性の
改善が高性能の時間スイッチの提供に直接関係する。

第１図に示す実施例の場合、その性能は、（１）保持
メモリ30の動作速度、および（２）選択回路20の動作速
度に依存する。この実施例では通常、保持メモリ30はシ
ーケンシャル読出しでよいので、それに使用されるメモ
リ素子の定格動作速度より数倍程度高速な速度で動作で
きる。したがって、それだけでも時間スイッチ10を高速
に動作させることができ、したがって入力のチャネル容
量が増加する。

第３図を参照すると、本発明の他の実施例が示され、
これは入力ｎが16であり、したがって出側Toの１サブフ
レームに16タイムスロットが含まれる。したがって、第
５図に示すように、入側のタイムスロットは1024、125
μ秒、8MHzであり、出側のタイムスロットはその16倍、
すなわち16384タイスロット、125μ秒、128MHzである。
なお同図において、第１図と同じ構成要素は同一の参照
符号で示されている。

各時間スイッチ10のメモリ40の一部41には、接続線42
で示し後述するように、選択回路20の制御機能を配備し
てある。時間スイッチ10は１フレームが８ビット、1024
タイムスロットで8MHzの動作速度を有する。

時間スイッチ10の保持メモリ40は、第４図に示すよう
に２つのフィールド43および41を有する。フィールド43
は、その時間スイッチ10におけるタイムスロットを変換
する時間変換テーブルであり、本実施例では10ビットを
有し、1024のタイムスロットのいずれかを指定可能であ
る。またフィールド41は、サブフレーム内の読出しタイ
ミングを指定するフィールドであり、本実施例では４ビ
ットで16タイムスロットのいずれかを指定可能である。

選択回路20を制御するカウンタ（CNT）31は、サブフ
レーム内のタイムスロット番号ｃ（＝0,1,2,...,15）を
巡回的に発生して選択回路20を制御するカウンタであ
る。つまりカウンタ31は、時間スイッチ10の16倍の動作
速度で動作し、フルカウントが16の、すなわち４ビット
の２進カウンタである。選択回路20は、入側の16本の入
力14を1/16で選択するパイプライン式セレクタ回路すな
わちパイプラインマルチプレクサである。

より具体的には、第５図に示すように、ａ番目の時間
スイッチ10において、ｂ番目のタイムスロットの入力デ
ータ列Ia（ｂ）がデータ列Ta（ｘ）に時間変換される。
ここでｘは［d/16］に等しく設定される。つまり、ａ番
目の時間スイッチ10のメモリ40では、そのｘ番地の内容
（b,c），すなわち時間変換テーブルの内容がｂ、サブ
フレーム内読出しタイミングがｃなるデータが読み出さ
れる。そこで選択回路20において、メモリ40のフィール
ド41からの制御情報に含まれるタイムスロットの値ｃが
カウンタ31の計数値と比較され、これに一致したとき、
その入力14のデータ列Ta（ｘ）が選択されて出力21に出
力データ列To（ｄ）として出力される。この出側のタイ
ムスロットは、入側のタイムスロットに対応するサブフ
レームにおけるｃ番目のタイムスロットである。

このようにして、任意の入力12のデータ列が出力21に
おける16384のタイムスロットのいずれにも自由に変換
し得る。ただし、同一サブフレーム内に同一時間スイッ
チからの出力は１つしか入れられない。したがって、T1
段の交換機としては使用できない。

第６図を参照すると、第３図に示す実施例の方式を適
用した交換機の例では、入側にｎ個の時間スイッチ10が
接続されている。この場合、カウンタ31は時間スイッチ
10のｎ倍の動作速度で動作し、フルカウントがｎの２進
カウンタである。

出側は入側と対照的に構成されている。より詳細に
は、マルチプレクサ20の出力21がパイプラインデマルチ
プレクサ220の入側に接続され、その出側にはｎ個の時
間スイッチ210が接続されている。デマルチプレクサ220
はカウンタ231によって制御されるが、これは本装置の
入側におけるカウンタ31と同じでよい。また、時間スイ
ッチ210も本装置の入側における時間スイッチ10と同じ
でよい。

時間スイッチ210は保持メモリ240によって制御され
る。メモリ210は、入側におけるメモリ40と同様の機能
を有するが、フィールド構造は後者と逆である。したが
って、サブフィールドを書き込む番地をパイプラインデ
マルチプレクサ220における時間遅延に相当する分だけ
ずらせておくなどの工夫がなされている。

このような構成により、入側で時間交換と多重化され
たデータ列は、出側のデマルチプレクサ220において分
離され、時間スイッチ210において時間交換されて出力2
12に出力される。

第７図には、第６図に示す構成を拡張した実施例が示
されている。この実施例では、空間スイッチ（Ｓ）300
の入側にｍ個の時間スイッチ装置302が収容され、各時
間スイッチ装置302は、本実施例では第３図に示す装置
の入側の構成、または第１図に示す構成を有する。また
空間スイッチ300の出側には、ｍ個の時間スイッチ装置3
04が収容され、各時間スイッチ装置304は、本実施例で
は第３図に示す装置の出側における構成を有する。

空間スイッチ300は、入側における時間スイッチ装置3
02からの出力21を、その出側における時間スイッチ装置
304の入力221の任意のものに空間接続するスイッチネッ
トワークである。空間スイッチ300が１段構成の場合
は、入側の時間スイッチ装置302のメモリ40の出力に空
間スイッチ300の制御情報を持たせ、これを通信データ
とともに空間スイッチ300に送出するように構成しても
よい。

時間スイッチは入力する信号に適した構成とするのが
有利である場合がある。そのようにすると、第３図や第
６図などの実施例における各時間スイッチが必ずしも同
じ規格でない。たとえば、32MHzの高速信号を扱うもの
は、125マイクロ秒の１フレーム内に64x8x8ビットを収
容するので、８ビットで処理を行なう時間スイッチで
は、インタフェースを8MHzとすると２タイムスロットの
時間スイッチに２ワードの保持メモリで接続できる。

同様に、低速の信号を扱う場合は、第３図に示す構成
の装置をカスケードに接続してもよい。すなわち、第８
図を参照して後述するように、１つの選択回路の入側に
それより低速の他の選択回路の出力を収容し、後者の選
択回路の入側に低速の時間スイッチを収容する。

それらの各場合を複合した実施例を第６図の構成の変
形例として第８図に示す。同図において、相互に対応す
る構成要素は百位が異なり下２桁が同じ参照数字で示さ
れている。入側の時間スイッチ410は８ビット、32MHzを
８多重した時間スイッチであり、８タイムスロットx8ビ
ットx32MHzの構成を有する。これに対して出側では、時
間スイッチ510が対応している。

入側の時間スイッチ610は８ビット、512kb/s〜8Mb/s
を多重した時間スイッチであり、512タイムスロットx8
ビットx32MHzの構成を有する。これに対して出側では、
時間スイッチ710が対応している。

また入側の時間スイッチ810は８ビット、64kb/sを256
多重した時間スイッチであり、256タイムスロットx8ビ
ットx2MHzの構成を有する。時間スイッチ810の保持メモ
リ840は、第８図に示すように、３つのフィールド800,8
02および804に分かれている。フィールド800はタイムス
ロット変換用であり、本実施例では８ビットからなる。
フィールド802は、選択回路20におけるサブフレームの
中の読出しタイミング、すなわちメインサブフレームを
指定するフィールドであり、４ビットからなる。これは
制御出力842に出力される。フィールド804は、選択回路
820におけるサブフレームの中の読出しタイミングを指
定するフィールドであり、同じく４ビットを有する。こ
れは制御出力841に出力される。

選択回路820は、時間スイッチ810の出力814を16多重
するプログラマブルな選択回路である。したがって、選
択回路820の出力821には、4096タイムスロットx8ビット
x32MHzのデータ列が出力される。時間スイッチ810,メモ
リ840および選択回路820に対して出側では、時間スイッ
チ910,メモリ940およびデマルチプレクサ920がそれぞれ
対応している。

選択回路20の出力21は、時間スイッチ410と、時間ス
イッチ610と、選択回路820の合計がたとえば16あるとす
ると、65536タイムスロットx8ビットx512MHzとなる。な
お選択回路820は、時間スイッチ810の出力814,およびメ
モリ840のメインサブフレーム802を指定する出力842か
らのデータを出力821に出力するので、選択回路820を疑
似的に4096タイムスロットx8ビットx32MHzの時間スイッ
チと等価であるとすることができる。

このように、本実施例によれば、多様な多元呼に対応
した時間スイッチを使用し、全体として大きなタイムス
ロットを有する高速の時間スイッチ装置が構成される。

（発明の効果） 本発明によればこのように、時間スイッチを並列に動
作させ、それらの出力をサブフレーム内においてプログ
ラマブルに移動できるタイミングで出力するように構成
している。したがって、比較的低速に動作する比較的小
さなメモリを時間スイッチに使用することができ、しか
も装置全体としては高速で大容量の時間スイッチ装置を
構築することができる。したがって、現状の技術で十分
経済的に利用できる回路素子を使用して大きなタイムス
ロット容量を有する時分割交換機の時間スイッチ装置が
提供される。

【図面の簡単な説明】

第１図は本発明による時分割交換機の時間スイッチ装置
の実施例の構成を示す機能ブロック図、 第２図は従来の時間スイッチ装置の構成例を示す機能ブ
ロック図、 第３図は本発明の他の実施例の構成を示す機能ブロック
図、 第４図は、第３図に示す実施例における時間スイッチ保
持メモリのフィールド構成の例を示す説明図、 第５図は、第３図に示す実施例におけるフレーム構成を
示すタイミング図、 第６図、第７図および第８図は、本発明による時間スイ
ッチ装置を適用した時分割通話路装置の構成例を示す機
能ブロック図、 第９図は、第８図に示す装置における時間スイッチ保持
メモリのフィールド構成の例を示す説明図である。 主要部分の符号の説明 10,210……時間スイッチ 20……選択回路 30,40……メモリ 31,231……カウンタ 220……デマルチプレクサ 302……時間スイッチ装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】時分割多重化された所定の複数のタイムス
   ロットを有する１フレームのデータ列を入力し、該デー
   タ列に含まれるタイムスロットを相互に入れ換える時間
   交換を行ない、所定の第１の出力タイムスロット速度で
   これを出力する複数の第１の時間スイッチ手段と、 該複数の第１の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第１の時間スイッチ
   手段の各々から出力される１タイムスロット出力期間に
   おけるデータ列を各々対応するサブフレームの所定のタ
   イムスロットの位置に前記第１の時間スイッチ手段の数
   を前記第１の出力タイムスロット速度に乗じた値に実質
   的に等しいタイムスロット速度で多重化して出力する第
   １の選択回路手段とを含み、 前記第１の時間スイッチ手段はさらに、前記第１の選択
   回路手段におけるサブフレームのタイムスロットの多重
   位置情報を蓄積する記憶手段を有し、 前記第１の選択回路手段は、該記憶手段から該情報を受
   け、該情報に基づいて前記多重位置を制御することを特
   徴とする時間スイッチ装置。
2. 【請求項２】特許請求の範囲第１項記載の装置におい
   て、該装置は、 前記第１の出力タイムスロット速度より低速の時分割多
   重化された所定の複数のタイムスロットを有する１フレ
   ームのデータ列を入力し、該データ列に含まれるタイム
   スロットを相互に入れ換える時間交換を行ない、第１の
   出力タイムスロット速度より遅い前記低速の所定の第２
   の出力タイムスロット速度でこれを出力する複数の第２
   の時間スイッチ手段と、 該複数の第２の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第２の時間スイッチ
   手段の各々から出力される１タイムスロット出力期間に
   おけるデータ列を各々対応するサブフレームの所定のタ
   イムスロットの位置に前記第１の所定のタイムスロット
   速度で多重化して出力する第２の選択回路手段とを含
   み、 該第２の選択回路手段の出側は前記第１の選択回路の入
   側と接続され、 前記第１の出力タイムスロット速度は、前記第２の時間
   スイッチ手段の数を前記第２の出力タイムスロット速度
   に乗じた値に実質的に等しく、 前記第２の選択回路手段における多重位置の選択がプロ
   グラマブルであることを特徴とする時間スイッチ装置。
3. 【請求項３】時分割多重化された所定の複数のタイムス
   ロットを有する１フレームのデータ列を入力し、該デー
   タ列に含まれるタイムスロットを相互に入れ換える時間
   交換を行ない、所定の第１の出力タイムスロット速度で
   これを出力する複数の第１の時間スイッチ手段と、 該複数の第１の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第１の時間スイッチ
   手段の各々から出力される１タイムスロット出力期間に
   おけるデータ列を各々対応するサブフレームの所定のタ
   イムスロットの位置に前記第１の時間スイッチ手段の数
   を前記第１の出力タイムスロット速度に乗じた値に実質
   的に等しいタイムスロット速度で多重化して出力する第
   １の選択回路手段と、 前記第１の時間スイッチ手段はさらに、前記第１の選択
   回路手段におけるサブフレームのタイムスロットの多重
   位置情報を蓄積する記憶手段を有し、 前記第１の選択回路手段は、該記憶手段から該情報を受
   け、該情報に基づいて前記多重位置を制御し、 前記第１の選択回路手段の出力を受けて分離する第１の
   分離回路手段と、 該第１の分離回路手段の出側に接続され、該第１の分離
   回路手段で分離されたデータ列を受けて時間交換を行な
   う複数の第３の時間スイッチ手段と、 前記第１の出力タイムスロット速度より低速の時分割多
   重化された所定の複数のタイムスロットを有する１フレ
   ームのデータ列を入力し、該データ列に含まれるタイム
   スロットを相互に入れ換える時間交換を行ない、第１の
   出力タイムスロット速度より遅い前記低速の所定の第２
   の出力タイムスロット速度でこれを出力する複数の第２
   の時間スイッチ手段と、 該複数の第２の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第２の時間スイッチ
   手段の各々から出力される１タイムスロット出力期間に
   おけるデータ列を各々対応するサブフレームの所定のタ
   イムスロットの位置に前記第１の出力タイムスロット速
   度で多重化して前記第１の選択回路手段の入側に出力
   し、該多重位置の選択がプログラマブルである第２の選
   択回路手段と、 前記第１の出力タイムスロット速度は、前記第２の時間
   スイッチ手段の数を前記第２の出力タイムスロット速度
   に乗じた値に実質的に等しく、 前記第１の分離回路手段の出力を受けて分離する第２の
   分離回路手段と、 該第２の分離回路手段の出側に接続され、該第２の分離
   回路手段で分離されたデータ列を受けて時間交換を行な
   う複数の第４の時間スイッチ手段とを含むことを特徴と
   する時分割通話路装置。