JPS6285595A - 時分割交換機の時間スイツチ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は時分割交換機、とくに時分割交換機の通話路に
おける時間スイッチ装置に関する。

（従来の技術） 従来、時分割交換機の通話路は、丁ＳＴまたは−等の構
成をとり、内部の１ライン当りの多重度を大きくするこ
とによってハードウェア量の減少を図っていた。また、
それに使用する時間スイッチにおけるチャネルの選択数
は、フレームの長さとフォーマットによって決定される
。その処理速度は、メモリの読出し書込みに要する限界
値に依存する。

ＴＳＴ構成の場合はとくに、時間スイッチの言付を大き
く、しかも高速に構成しないと、空間スイッチが大型化
するので、大容量のシステムを構築する場合には、経済
的でない、たとえば時間スイッチを高速化するものとし
て、島津他による「超高速シフトレジスタ形時間スイッ
チ高多重化の検討」昭和６０年度電子通信学会総合全国
大会講演論文集１θ７４に記載のようにシフトレジスタ
を用いた方式や、山本他による「メモリの読出しサイク
ル限界まで高速化出来る時間スイッチの構成法」同１９
７５、および山本他による「超高速ＲＡ）１形時間スイ
ッチ構成法の検討」同１９７６に記載のように面制御を
行なって２〜３倍程程度高速化する方式などがあった。

（発明が解決しようとする問題点） しかしこれらの従来の方法では、タイムスロットの数に
制約があったり、極度に高速なメモリの使用による非経
済性の問題があった。またこのような時間スイッチは、
すべての入力をその動作速度の限界に近い速度で多重化
するように構成しなければならなかった。

本発明はこのような従来技術の欠点を解消し、現状の技
術で十分経済的に利用できる回路素子を使用して大きな
タイムスロット容量を有する時分割交換機の時間スイッ
チ装置を提供することを目的とする。

（問題点を解決するための手段） 本発明は上述の問題点を解決するために、入力データ列
を受けて時間交換を行ない、所定の第１の出力タイムス
ロット速度でこれを出力する複数の第１の時間スイッチ
手段と、複数の第１の時間スイッチ手段からのデータ列
を入側に受けるように接続され、複数の第１の時間スイ
ッチ手段の間でデータ列を択一的に選択し、第１の時間
スイッチ手段の数を第１の出力タイムスロット速度に乗
じた値に実質的に等しいタイムスロット速度でデータ列
を多重化して出力する第１の選択回路手段とを含み、第
１の選択回路手段における択一的選択がプログラマブル
である時分割交換機の時間スイッチ装置を提供する。

また、本発明によれば、入力データ列な受けて時間交換
を行ない、所定の第１の出力タイムスロット速度でこれ
を出力する複数の第１の時間スイッチ手段と、複数の第
１の時間スイッチ手段からのデータ列を入側に受けるよ
うに接続され、複数の第１の時間スイッチ手段の間でデ
ータ列を択一的に選択し、第１の時間スイッチ手段の数
を第１の出力タイムスロット速度に乗じた値に実質的に
等しいタイムスロット速度でデータ列を多重化して出力
し、択一的選択がプログラマブルである第１の選択回路
手段と、第１の選択回路手段の出力を受けて分層する第
１の分離回路手段と、第１の分離回路手段の出側に接続
され、第１の分離回路手段で分離されたデータ列を受け
て時間交換を行なう複数の第２の時間スイッチ手段とを
含む時分割通話路装とが提供される。

（作　用） 本発明によれば、第１の選択回路手段の入側における第
１の時間スイッチ手段が並列に第１の出力タイムスロッ
トで動作し、それらの出力を第１の選択回路手段によっ
て選択して多重化し、サブフレーム内においてプログラ
マブルに移動できるタイミングで出力する。第１の分離
回路手段では、この多重化されたデータ列を分離し、第
２の時間スイッチで時間交換を行なって出力する。

（叉施例） 次に添付図面を参照して本発明による時分割交換機の時
間スイッチ装置の実施例を詳細に説明する。

第１図を参照すると、ＴＯ〜Ｔｎ−１で示すｎ個の時間
スイッチ１０が選択回路２０の入側に接続されている０
時間スイッチ１０の入力１２にはビット数ｋ、周波数ｆ
の多重化信号が入力される０時間スイッチｌＯは、１フ
レームに含まれる５個のタイムスロット（ＴＳ）を相互
に入れ換えることによって時間交換を行ない、その出力
信号を出力１４に出力する。

ここで、ａ　（ｓｏ、１，２．、、、、ｎ−１）番目の
時間スイッチ１０ｃ７）入力１２ニオける１７Ｌ／−ム
内（７）　ｂ　（−０，１，２゜、、、　、５−１）番
目のタイムスロットのデータ列信号をＩａ（ｂ）と表示
し、これがその出力１４の１フレーム内（７）　Ｘ　（
−０，ｆ、２．、、、’、５−１）番目のタイムスロッ
トに変換されることをＴａ（ｂ、ｘ）と記すことにする
。このような時間交換は１時間スイッチｌＯに接続され
た保持メモリ（ＳＯＮ）　４０によって制御され、メモ
リ４０には入側と出側のタイムスロットの対応関係が保
持されている。

選択回路２０は、その入側の各時間スイッチｌＯからの
出力１４の１タイムスロット出力期間における信号をそ
の１／ｎの時間ごとに選択的に切り換え、ｎ倍の周波数
ｎｆのにビット信号として出力２１に出力する多重化回
路である。その制御は保持メモリ３０によって行なわれ
る。

入側における１つのタイムスロットは、出側の１サブフ
レームに対応し、ｌサブフレームはｎ個のタイムスロッ
トに再分割されている。各人力１４の任意のタイムスロ
ットｘの信号が出力２１における各サブフレーム内の任
意のタイムスロットｄ（讃０．ｌ、２．．．．ｏｎ−１
）に変換される。すなわち、ａ番目の時間スイッチ１０
から入力されるタイムスロットｘの信号Ｔａ（ｘ）は、
それに対応するサブフレーム内のｎ個のタイムスロット
のうちの−１つに変換され、出力２１におけるｎ！’４
番目のタイムスロットの出力データ列信号Ｔｏ（ｎｘ＋
すとして出力２１から出力される。この入出力タイムス
ロット間の対応関係がメモリ３０に保持される。

比較のために、第２図を参照して従来の時間スイッチｗ
ｉｔの代表例を説明すると、１フレームに８個のタイム
スロットを有するｎ木のにビット入力ＬＯ〜Ｌ！ｌ−１
が多重化部１１０でシーケンシャルに選択されて多重化
される。その制御はカウンタＧＭ？１３Ｇで行なわれる
。出力Ｔｉには、ｎ多重されたにビットの出力が現われ
１時間スイッチ１２０に入力される。これは、メモリ１
４０の制御により時間スイッチ１２０で時間交換され、
ｋビットの出力データ列Ｔｏがその出力１２１に出力さ
れる。したがって１時間スイッチ１２０はｎｘｓ個のタ
イムスロットを有する。

多重化部１１０の任意の入力Ｉａ（ｂ）は多重化部１１
０で多重化され、時間スイッチ１２０において時間交換
Ｔ（ｘ　、ｄ）が行なわれる。ここでｘＬｔｓｘｂ＋ａ
に等しい、したがって２出力１２１には出力データ列Ｔ
ｏ（ｄ）が出力される。

たとえば、入力ＬＯ−Ｌｎ＝１の１つにおいてｋが８ビ
ツト、Ｓが１２８タイムスロツトとし、入力数ｎが８と
すると１時間スイッチ１．２０には８ビツトｘ　１０２
４タイムスロツトが入力される。出力１２１には、これ
が時間変換された８ビツトのデータ列として出力される
。

このような従来の構成と同じ規模で第１図の時間スイッ
チ装置を構成すると、入力データ列Ｉａ（ｂ）がまず時
間スイッチｌＯにて時間交換Ｔａ（ｂ、ｕ）を受け５選
択回路２０にて多重化されて出力データ列信号Ｔｏ（ｙ
）として出力２１から出力される０時間スッチ１０のメ
モリ４０では、入力数ｎが８であるから、出側のタイム
スロットＵを［ｙ／８１なる値に設定する。ただし［］
はガウス記号を示す。

選択回路２０のメモリ３０では、出力２１におけるタイ
ムスロットｙをａに等しく設定する。または。

ａ番目の時間スイッチ１０の出力Ｔａを選択するには、
入力数ｎｍ８であるから、メモリ３０にｙとしてＮ０Ｄ
（８）を設定すればよい、このように、出側のタイムス
ロットの位Ｍｙが固定でなく、プログラマブルであるこ
とが本実施例の特徴の１つである。

第２図の時間スイッチ装置で同様の規模を考えると、入
力データ列Ｉａ（ｂ）が多重化部１１Ｇにて多重化され
、信号Ｔ（８ｘｂ＋ａ、ｙ）として時間スイッチ１２０
に入力される０時間スイッチ１２０ではこれを時間交換
して丁ｏ（ｙ）として出力１２１に出力する。

これらかられかるように、第１図の装置の場合も第２図
の装置の場合もいずれも、入力データ列Ｉａ（ｂ）に対
して山刃データ列Ｔｏ（ｙ）が一義的に定まり１両者が
等価であることがわかる。

一般に時間スイッチ装置の性能の評価は、（１）時間ス
イッチの容量、（２）時間スイッチの動作速度、および
（３）保持メモリの動作速度に依存する。さらに一般的
には、時間スイッチ装置の容量を大きくするほど高速の
動作速度を必要とし、時間スィッチ１２０自体の特性の
改善が高性能の時間スイッチの提供に直接関係する。

第１図に示す実施例の場合、その性能は、（１）保持メ
モリ３０の動作速度、および（２）選択回路２０の動作
速度に依存する。この実施例では通常、保持イモリ３０
はシーケンシャル読出しでよいので。

それに使用されるメモリ素子の定格動作速度より数倍程
度高速な速度で動作できる。したがって、それだけでも
時間スイッチ１０を高速に動作させることができ、した
がって入力のチャネル容量が増加する。

第３図を参照すると、本発明の他の実施例が示され、こ
れは入力ｎが１８であり、したがって出側Ｔｏの１サブ
フレームに１８タイムスロツトが含まれる。したがって
、第５図に示すように、入側のタイムスロットは１０２
４．８ミリ秒、８ＭＨｚであり、出側のタイムスロット
はその１６倍、すなわち１６３８４タイスロット、８ミ
リ秒、１２８）［Ｈｚである。なお同図において、第１
図と同じ構成要素は同一の参照符号で示されている。

各時間スイッチ１０のメモリ４０の一部４！には、接続
！！Ｉ４２で示し後述するように１選択回路２０の制御
機能を配備しである０時間スイッチ１０はｌフレームが
８ビツト、　１０２４タイムスロツトで８ＭＨｚの動作
速度を有する。

時間スイッチ１０の保持メモリ４０は、第４図に示すよ
うに２つのフィールド４３ｔ３よび４１を有する。

フィールド４３は、その時間スイッチ１０におけるタイ
ムスロットを変換する時間変換テーブルであり、本実施
例では１０ビツトを有し、１０２４のタイムスロットの
いずれかを指定可能である。またフィールド４１は、サ
ブフレーム内の読出しタミ・ングを指定するフィールド
であり１本実施例では４ビツトで１８タイムスロツトの
いずれかを指定可能である。

選択回路２０を制御するカウンタ（ＧＭＴ）　３１は、
サブフレーム内のタイムスロット番号Ｃ（”０−Ｌ２ｅ
＝、１５）を巡回的に発生して選択回路２０を制御する
、カウンタである。つまりカウンタ３１は１時間スイッ
チ１０の１８倍の動作速度で動作し、フルカウントが１
６の、すなわち４ビツトの２進カウンタである０選択回
路２０は、入側の１６本の入力１４を１／ＩＢで選択す
るパイプライン式セレクタ回路すなわちパイプラインマ
ルチプレクサである。

より具体的には、第５ｖ４に示すように、ａ番目の時間
スイッチ！Ｏにおいて、ｂ１１目のタイムスロットの入
力データ列１ａ（ｂ）がデータ列Ｔａ（ｘ）に時間変換
される。ここでＸは［ｄ／１８１に等しく設定される。

つまり、ａ番目の時間スイッチ１０のメモリ４０では、
そのＸ番地の内容（ｂ、ｃ）　＃すなわち時間変換テー
ブルの内容がｂ、サブフレーム内絖出しタイミングがＣ
なるデータが統み出される。そこで選択回路２０におい
て、メモリ４０のフィールド４１からの制御情報に含ま
れるタイムスロットの値Ｃがカウンタ３１の計数値と比
較され、これに一致したとき、その入力１４のデータ列
テａ（ｘ）が選択されて出力２１に出力データ列Ｔｏ（
ｄ）として出力される。この出側のタイムスロットは、
入側のタイムスロットに対応するサブフレームにおける
Ｃ番目のタイムスロットである。

このようにして、任意の入力１２のデータ列が出力２１
における１６３８４のタイムスロットのいずれにも自由
に変換し得る。ただし、同一サブフレーム内に同一時間
スイッチからの出力は１つしか入れられない、したがっ
て、７手段の交換機としては使用できない。

第６図を参照すると、第３図に示す実施例の方式を適用
した交換機の例では、入側にｎ個の時間スイッチｌＯが
接続されている。この場合、カウンタ３１は時間スイッ
チｌＯのｎ倍の動作速度で動作し、フルカウントがｎの
２進カウンタである。

出側は入側と対照的に構成されている。より詳細には、
マルチプレクサ２０の出力２１がパイプラインデマルチ
プレクサ２２０の入側に接続され、その出側にはｎ個の
時間スイッチ２１０が接続されている。デマルチプレク
サ２２０はカウンタ２３１によって制御されるが、これ
は本装置の入側におけるカウンタ３１と同じでよい、ま
た、時間スイッチ２１０も本装置の入側における時間ス
イッチ１０と同じでよい。

時間スイッチ２１０は保持メモリ２４０によって制御さ
れる。メモリ２１０は、入側におけるメモリ４０と同様
のａｌ能を有するが、フィールド構造は後者と逆である
。したがって、サブフィールドを書き込ｔ／番地をパイ
プラインデマルチプレクサ２２Ｇにおける時間遅延に相
当する分だけずらせておくなどの工夫がなされている。

このような構成により、入側で時間交換と多重化された
データ列は、出側のデマルチプレクサ２２０において分
離され、時間スイッチ２１０において時間交換されて出
力２１２に出力される。

ｆＩＳ７図には、第６図に示す構成を拡張した実施例が
示されている。この実施例では、空間スイッチ（Ｓ）　
３００の入側にｍ個の時間スイッチ装！１３０２が収容
され、各時間スイッチ装Ｍ３０２は１本実施例では第３
図に示す装置の入側の構成、または第１図に示す構成を
有する。また空間スイッチ３００の出側には、ｍ個の時
間スイッチ装２２３Ｑ４が収容され、各時間スイッチ装
置　３０４は、本実施例では第３図に示す装置の出側に
おける構成を有する。

空間スイッチ３００は、入側における時間スイッチ装置
３０２からの出力２１を、その出側における時間スイッ
チ装ｆｆ１３０４の入力２２１の任意のものに空間接続
するスイッチネットワークである。空間スイッチ３００
が手段構成の場合は、入側の時間スイッチ装置３０２の
メモリ４０の出力に空間スイッチ３００の制御情報を持
たせ、これを通信データとともに空間スイッチ３００に
送出するように構成してもよい。

時間スイッチは入力する信号に適した構成とするのが有
利である場合がある。そのようにすると、第３図や第６
図などの実施例における各時間スイッチが必ずしも同じ
規格でない、たとえば、３２ＫＨｚの高速信号を扱うも
のは、　１２５マイクロ秒の１フレーム内に＄４ｘ８ｘ
８ビットを収容するので、８ビツトで処理を行なう時間
スイッチでは、インタフェースを８ＫＨｚとすると２タ
イムスロツトの時間スイッチに２ワードの保持メモリで
接続できる。

同様に、低速の信号を扱う場合は、第３図に示す構成の
装置をカスケードに接続してもよい、すなわち、第８図
を参照して後述するように、１つの選択回路の入側にそ
れより低速の他の選択回路の出力を収容し、後者の選択
回路の入側に低速の時間スイッチを収容する。

それらの各場合を複合した実施例を第６図の構成の変形
例として第８図に示す、同図において、相互に対応する
構成要素は百位が異なり下２桁が同じ参照数字で示され
ている。入側の時間スイッチ４１０は８ビツト、３２Ｋ
Ｈｚを８多重した時間スイッチであり、８タイムスロツ
トＸ８ビツトｘ　３２ＫＨｚの構成を有する。これに対
して出側では、時間スイッチ５１０が対応している。

入側の時間スイッチ８１０は８ビツト、５１２Ｋｂ／Ｓ
〜８Ｍｂ＃を多重した時間スイッチであり、５１２タイ
ムスロツトｘ８ビツトＫ　３２ＫＨｚの構成を有する。

これに対して出側では、時間スイッチ７１０が対応して
いる。

また入側の時間スイッチ８１０は８ビツト、８４Ｋｂ／
ｓを２５６多重した時間スイッチであり、２５６タイム
スロツトｘ８ビツトｘ　２ＫＨｚの構成を有する０時間
スイッチ８１０の保持メモリ８４０は、第８図に示すよ
うに、３つのフィールド８００．８０２および８０４に
分かれている。フィールド８００はタイムスロット変換
用であり、本実施例では８ビツトからなる。フィールド
８０２は、選択回路２０におけるサブフレームの中の読
出しタイミング、すなわちメインサブフレームを指定す
るフィールドであり、４ビツトからなる。これは制御出
力８４２に出力される。フィールド８０４は、選択回路
８２０におけるサブフレームの中の読出しタイミングを
指定するフィールドであり、同じく４ビツトを有する。

これは制御出力８４１に出力される。

選択回路８２０は、時間スイッチ８１０の出力８１４を
１６多重するプログラマブルな選択回路である。

したがって１選択回路８２０の出力８２１には、４０９
６タイムスロツトｘ８ビツトｘ　３２ＫＨｚのデータ列
が出力される０時間スイッチ８１０．メモリ８４０およ
び選択回路８２０に対して出側では５時間スイッチ９１
Ｏ，メモリ９４０およびデマルチプレクサ９２０がそれ
ぞれ対応している。

選択回路２０の出力２１は、時間スイッチ４１０と、時
間スイッチ１ｌｆｌＯと、選択回路８２０の合計がたと
えハ１６あるとすると、８５５３ＢタイムスロツトＸ８
ビツトｘ　５１２ＫＨｚとなる。なお選択回路８２０は
、時間スイッチ８１０の出力８１４．およびメモリ８４
０のメインサブフレーム８０２を指定する出力８４２か
らのデータを出力８２１に出力するので、選択回路８２
０を疑似的に４０９６タイムスロツトｘ８ビツトｘ　３
２ＫＨｚの時間スイッチと等価であるとすることができ
る。

このように、本実施例によれば、多様な多元呼に対応し
た時間スイッチを使用し、全体として大きなタイムスロ
ットを有する高速の時間スイッチ装置が構成される。

（発明の効果） 本発明によればこのように１時間スイッチを篭列に動作
させ、それらの出力をサブフレーム内においてプログラ
マブルに移動できるタイミング図出力するように構成し
ている。したがって、比較的低速に動作する比較的小さ
なメモリを時間スイッチに使用することができ、しかも
装置全体としては高速で大容量の時間スイッチ装置を構
築することができる。したがって、現状の技術で十分経
済的に利用できる回路素子を使用して大きなタイムスロ
ット８最を有する時分割交換機の時間スイッチ装置が提
供される。

【図面の簡単な説明】

第１図は本発明による時分割交換機の時間スイッチ装置
の実施例の構成を示す機能ブロック図、 第２図は従来の時間スイッチ装置の構成例を示す機能ブ
ロック図。 第３図は本発明の他のχ流調の構成を示す機能ブロック
図、 第４図は、第３図に示す実施例における時間スイッチ保
持メモリのフィールド構成の例を示す説明図。 第５図は、第３１ｍに示す実施例におけるフレーム構成
を示すタイミング図、 第６図、第７図および第８図は、本発明による時間スイ
ッチ装を先週用した時分割通話路装置の構成例を示す機
ｆ駈ブロック図、 第９図は、第８図に示す装置における時間スイッチ保持
メモリのフィールド構成の例を示す説明図である。 一要部分の符号の説明 １０．２１０．時間スイッチ ２０、、、選択回路 ３０．４０．　、メモリ ３１．２３１　、カウンタ ２２０、、、デマルチプレクサ ３０２、、、時間スイッチ装と 朱？　凹 岑３　製 、凹 Ｓ（’Ａ／７のフィール１．：傳（「５足１う１１朱４
　凹 秦５ＹｓＩＪ ＭＡＸＩ　ＡａＢのｉｉ付１ 本７凹

Claims (1)

1. 【特許請求の範囲】 １、入力データ列を受けて時間交換を行ない、所定の第
   １の出力タイムスロット速度でこれを出力する複数の第
   １の時間スイッチ手段と、 該複数の第１の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第１の時間スイッチ
   手段の間で該データ列を択一的に選択し、第１の時間ス
   イッチ手段の数を第１の出力タイムスロット速度に乗じ
   た値に実質的に等しいタイムスロット速度で該データ列
   を多重化して出力する第１の選択回路手段とを含み、 第１の選択回路手段における択一的選択がプログラマブ
   ルであることを特徴とする時分割交換機の時間スイッチ
   装置。 ２、特許請求の範囲第１項記載の装置において、 第１の時間スイッチ手段は、時間交換に関する情報を蓄
   積する記憶手段を有し、 第１の選択回路手段は、該記憶手段から該情報を受け、
   該情報に基づいて前記選択を制御することを特徴とする
   時間スイッチ装置。 ３、特許請求の範囲第１項記載の装置において、該装置
   は、 入力データ列を受けて時間交換を行ない、第１の出力タ
   イムスロット速度より低速の所定の第２の出力タイムス
   ロット速度でこれを出力する複数の第２の時間スイッチ
   手段と、 該複数の第２の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第２の時間スイッチ
   手段の間で該データ列を択一的に選択し、第１の所定の
   タイムスロット速度で該データ列を多重化して出力する
   第２の選択回路手段とを含み、 第１の出力タイムスロット速度は、第２の時間スイッチ
   手段の数を第２の出力タイムスロット速度に乗じた値に
   実質的に等しく、 第２の選択回路手段における択一的選択がプログラマブ
   ルであることを特徴とする時間スイッチ装置。 ４、入力データ列を受けて時間交換を行ない、所定の第
   １の出力タイムスロット速度でこれを出力する複数の第
   １の時間スイッチ手段と、 該複数の第１の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第１の時間スイッチ
   手段の間で該データ列を択一的に選択し、第１の時間ス
   イッチ手段の数を第１の出力タイムスロット速度に乗じ
   た値に実質的に等しいタイムスロット速度で該データ列
   を多重化して出力し、該択一的選択がプログラマブルで
   ある第１の選択回路手段と、 第１の選択回路手段の出力を受けて分離する第１の分離
   回路手段と、 第１の分離回路手段の出側に接続され、第１の分離回路
   手段で分離されたデータ列を受けて時間交換を行なう複
   数の第２の時間スイッチ手段とを含むことを特徴とする
   時分割通話路装置。 ５、特許請求の範囲第４項記載の装置において、第１の
   選択回路手段の出側と第１の分離回路手段の入側の間に
   空間スイッチ手段が接続され、該空間スイッチ手段は、
   第１の選択回路手段の出力と第１の分離回路手段の入力
   の間で空間交換を行なうことを特徴とする時分割通話路
   装置。 ６、特許請求の範囲第４項記載の装置において、該装置
   は、 入力データ列を受けて時間交換を行ない、前記第１の出
   力タイムスロット速度より低い所定の第２の出力タイム
   スロット速度でこれを出力する複数の第３の時間スイッ
   チ手段と、 該複数の第３の時間スイッチ手段からのデータ列を入側
   に受けるように接続され、該複数の第３の時間スイッチ
   手段の間で該データ列を択一的に選択し、第１の出力タ
   イムスロット速度で該データ列を多重化して第１の選択
   回路手段の入側に出力し、該択一的選択がプログラマブ
   ルである第２の選択回路手段とを含み、 第１の出力タイムスロット速度は、第２の時間スイッチ
   手段の数を第２の出力タイムスロット速度に乗じた値に
   実質的に等しく、 該装置は、第１の分離回路手段の出力を受けて分離する
   第２の分離回路手段と、 第２の分離回路手段の出側に接続され、第２の分離回路
   手段で分離されたデータ列を受けて時間交換を行なう複
   数の第３の時間スイッチ手段とを含むことを特徴とする
   時分割通話路装置。