JPH0834616B2 - マルチプロセツサシステムにおける共通デ−タの同期方式 - Google Patents
マルチプロセツサシステムにおける共通デ−タの同期方式Info
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- JPH0834616B2 JPH0834616B2 JP62096643A JP9664387A JPH0834616B2 JP H0834616 B2 JPH0834616 B2 JP H0834616B2 JP 62096643 A JP62096643 A JP 62096643A JP 9664387 A JP9664387 A JP 9664387A JP H0834616 B2 JPH0834616 B2 JP H0834616B2
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 主プロセッサに共通データである状態表示データを格
納した状態表示メモリとそのメモリのデータの更新を行
う状態管理部と，他プロセッサからの要求に応じて状態
表示メモリの内容を要求元へ転送処理するデータ要求処
理部を設け，他の複数のプロセッサに周期的に起動され
て主プロセッサに対して前記状態表示メモリの内容を要
求すると共に主プロセッサから前記要求を発したプロセ
ッサに対し転送されてくる内容により当該プロセッサの
メモリを更新する状態表示要求部をそれぞれ設け，他の
複数のプロセッサの前記メモリの内容と主プロセッサの
状態表示メモリの内容とを一致させるものである。
納した状態表示メモリとそのメモリのデータの更新を行
う状態管理部と，他プロセッサからの要求に応じて状態
表示メモリの内容を要求元へ転送処理するデータ要求処
理部を設け，他の複数のプロセッサに周期的に起動され
て主プロセッサに対して前記状態表示メモリの内容を要
求すると共に主プロセッサから前記要求を発したプロセ
ッサに対し転送されてくる内容により当該プロセッサの
メモリを更新する状態表示要求部をそれぞれ設け，他の
複数のプロセッサの前記メモリの内容と主プロセッサの
状態表示メモリの内容とを一致させるものである。
本発明は，マルチプロセッサシステムにおける全プロ
セッサ共通のデータを常に一致させる同期方式に関し，
特に主プロセッサが有するシステム全体の制御情報を他
の複数のプロセッサが使用する分散制御システムにおい
て，全プロセッサが備えるメモリが保持する制御情報を
一致させるための同期方式に関する。
セッサ共通のデータを常に一致させる同期方式に関し，
特に主プロセッサが有するシステム全体の制御情報を他
の複数のプロセッサが使用する分散制御システムにおい
て，全プロセッサが備えるメモリが保持する制御情報を
一致させるための同期方式に関する。
第３図は，本発明の背景となる交換機におけるマルチ
プロセッサシステム構成例である。
プロセッサシステム構成例である。
図において，主プロセッサMPRと従プロセッサCPRi,CP
Rjは各々制御装置（CC）300,310,320,メモリ（MM）301,
311,321およびチャネル装置302,312,322等で構成され，
各従プロセッサCPRi,CPRjは分散制御方式が採られる。
各従プロセッサCPRi,CPRjは，それぞれの交換ネットワ
ーク（NW）303と313の接続制御を行なうとともに，各プ
ロセッサ間通信をアダプタ（CCA）307,317,323,324によ
り主プロセッサMPRを介して行なう。各ネットワーク30
3,313には各回線とのインタフェースをとるトランク回
路（TK）304,314,加入者回路（図示せず）等を接続収容
している。なお，第３図中305,306,315,316および325は
バスを表わす。
Rjは各々制御装置（CC）300,310,320,メモリ（MM）301,
311,321およびチャネル装置302,312,322等で構成され，
各従プロセッサCPRi,CPRjは分散制御方式が採られる。
各従プロセッサCPRi,CPRjは，それぞれの交換ネットワ
ーク（NW）303と313の接続制御を行なうとともに，各プ
ロセッサ間通信をアダプタ（CCA）307,317,323,324によ
り主プロセッサMPRを介して行なう。各ネットワーク30
3,313には各回線とのインタフェースをとるトランク回
路（TK）304,314,加入者回路（図示せず）等を接続収容
している。なお，第３図中305,306,315,316および325は
バスを表わす。
従来のかかるマルチプロセッサシステムにおける共通
データの同期方式のブロック構成を第４図に示す。本図
は第３図のシステム構成中，本発明に関する部分を取り
出して説明するものである。
データの同期方式のブロック構成を第４図に示す。本図
は第３図のシステム構成中，本発明に関する部分を取り
出して説明するものである。
第４図において,40は主プロセッサMPR,41,42は分散制
御を行なうプロセッサCPRi,CPRj,401は共通データであ
る状態表示データを格納した状態表示メモリ,402はメモ
リ401の状態表示データを自己のプロセッサMPRからの指
令又は他プロセッサからの状態変化データに基づき更新
すると共に他のプロセッサに対し更新データを転送する
処理を行なう状態管理部,411,421は各プロセッサCPRi,C
PRjにおける状態表示データを格納する状態表示メモリ,
412,422は主プロセッサの状態管理部から転送される状
態表示情報の更新データを受信して，各メモリ411,421
の内容を更新する状態表示受信部,403,404,413,423はプ
ロセッサ間通信装置である。
御を行なうプロセッサCPRi,CPRj,401は共通データであ
る状態表示データを格納した状態表示メモリ,402はメモ
リ401の状態表示データを自己のプロセッサMPRからの指
令又は他プロセッサからの状態変化データに基づき更新
すると共に他のプロセッサに対し更新データを転送する
処理を行なう状態管理部,411,421は各プロセッサCPRi,C
PRjにおける状態表示データを格納する状態表示メモリ,
412,422は主プロセッサの状態管理部から転送される状
態表示情報の更新データを受信して，各メモリ411,421
の内容を更新する状態表示受信部,403,404,413,423はプ
ロセッサ間通信装置である。
この従来例のマルチプロセッサシステムは，具体的に
は電話交換機システムに適用され，複数のプロセッサCP
Ri,CPRj…はそれぞれネットワークの１部分を処理し，
各ネットワークにはそれぞれ加入者線回路や，局線トラ
ンク（公衆電話局へ接続する回路）等が収容されて各プ
ロセッサは自己が管理するネットワークによる接続処理
をそれぞれが備えるメモリのプログラム及びデータを用
いて行なう。
は電話交換機システムに適用され，複数のプロセッサCP
Ri,CPRj…はそれぞれネットワークの１部分を処理し，
各ネットワークにはそれぞれ加入者線回路や，局線トラ
ンク（公衆電話局へ接続する回路）等が収容されて各プ
ロセッサは自己が管理するネットワークによる接続処理
をそれぞれが備えるメモリのプログラム及びデータを用
いて行なう。
一方，主プロセッサMPRは自からはネットワークを直
接制御しないで，他のプロセッサCPRi,CPRj…の運用管
理，マンマシーンインタフェース等の処理し共に各プロ
セッサCPRi,CPRjが管理する各ネットワークが備えるト
ランクの空きまたは閉塞（使用中）の状態をメモリ401
に記憶している。
接制御しないで，他のプロセッサCPRi,CPRj…の運用管
理，マンマシーンインタフェース等の処理し共に各プロ
セッサCPRi,CPRjが管理する各ネットワークが備えるト
ランクの空きまたは閉塞（使用中）の状態をメモリ401
に記憶している。
このメモリ401の状態表示はネットワーク全体のトラ
ンク群の状態を保持するもので，トランク状態の変化は
各プロセッサCPRi,CPRjからの通知や主プロセッサMPRか
らの入力（トランクを試験する時等）に応じて，状態管
理部402がその都度メモリ401の内容を更新する。
ンク群の状態を保持するもので，トランク状態の変化は
各プロセッサCPRi,CPRjからの通知や主プロセッサMPRか
らの入力（トランクを試験する時等）に応じて，状態管
理部402がその都度メモリ401の内容を更新する。
この主プロセッサMPRのメモリ401の内容は，各プロセ
ッサCPRi,CPRjにおいてもそれぞれのネットワークの処
理上常に必要とし，たとえば，あるプロセッサが管理す
るトランクが全部使用中で閉塞状態の時，さらにトラン
クを使用する接続処理が起きると他のプロセッサが管理
するネットワークのトランクを使用するためにネットワ
ーク全体のトランク群の状態表示が使用される。
ッサCPRi,CPRjにおいてもそれぞれのネットワークの処
理上常に必要とし，たとえば，あるプロセッサが管理す
るトランクが全部使用中で閉塞状態の時，さらにトラン
クを使用する接続処理が起きると他のプロセッサが管理
するネットワークのトランクを使用するためにネットワ
ーク全体のトランク群の状態表示が使用される。
このため，従来は，主プロセッサMPRのメモリ401のデ
ータを更新すると共に状態管理部402からプロセッサCPR
i,CPRjに対し順次更新データをプロセッサ間通信装置40
3,413及び404,423を介して転送し，これをプロセッサCP
Riでは状態表示受信部412で受信してメモリ411の状態表
示を更新し，プロセッサCPRjについても同様に受信処理
がなされて，主プロセッサMPRのメモリ401と同じ内容に
される。
ータを更新すると共に状態管理部402からプロセッサCPR
i,CPRjに対し順次更新データをプロセッサ間通信装置40
3,413及び404,423を介して転送し，これをプロセッサCP
Riでは状態表示受信部412で受信してメモリ411の状態表
示を更新し，プロセッサCPRjについても同様に受信処理
がなされて，主プロセッサMPRのメモリ401と同じ内容に
される。
そして，この転送の方法として，従来は， 主プロセッサMPRから各プロセッサCPRi,CPRjに順次
転送した時にその都度相手からの受信確認の応答を受け
取る方法と， 主プロセッサMPRから一方的に転送して相手からの
応答を受信しない方法があった。
転送した時にその都度相手からの受信確認の応答を受け
取る方法と， 主プロセッサMPRから一方的に転送して相手からの
応答を受信しない方法があった。
上記のように，従来は状態管理部のある主プロセッサ
MPRから状態表示メモリのデータ更新要因の発生毎にプ
ロセッサに転送してそれぞれの状態表示メモリの内容を
更新する方法をとっていたので，次のような問題があっ
た。
MPRから状態表示メモリのデータ更新要因の発生毎にプ
ロセッサに転送してそれぞれの状態表示メモリの内容を
更新する方法をとっていたので，次のような問題があっ
た。
すなわち，上記の相手からの応答を受けとる転送方
法によると，確実に転送を行なえるが，他のプロセッ
サ，たとえばプロセッサCPRiにおいてそのネットワーク
の処理が一時的に集中している場合には，更新データを
受信しても主プロセッサに対して応答する処理が遅れた
り，自己のメモリ411への更新処理が遅れることがあ
り，転送のためにかなり時間を要するという欠点や，更
新処理の遅れによる状態表示メモリ411の内容が，主プ
ロセッサMPRのメモリ401と不一致になる期間が長くなる
という欠点があった。
法によると，確実に転送を行なえるが，他のプロセッ
サ，たとえばプロセッサCPRiにおいてそのネットワーク
の処理が一時的に集中している場合には，更新データを
受信しても主プロセッサに対して応答する処理が遅れた
り，自己のメモリ411への更新処理が遅れることがあ
り，転送のためにかなり時間を要するという欠点や，更
新処理の遅れによる状態表示メモリ411の内容が，主プ
ロセッサMPRのメモリ401と不一致になる期間が長くなる
という欠点があった。
また上記の方法，すなわち，一方的に転送する場合
には，転送時間が短かくなるという長所はあるが，相手
プロセッサやプロセッサの通信装置に障害が発生してい
て受信ができなかったり，プロセッサのネットワーク処
理の負荷が過大な時にメモリの更新処理ができないと，
やはり主プロセッサMPRのメモリ401の内容と他のプロセ
ッサのメモリ411,421の内容が不一致となる欠点があっ
た。
には，転送時間が短かくなるという長所はあるが，相手
プロセッサやプロセッサの通信装置に障害が発生してい
て受信ができなかったり，プロセッサのネットワーク処
理の負荷が過大な時にメモリの更新処理ができないと，
やはり主プロセッサMPRのメモリ401の内容と他のプロセ
ッサのメモリ411,421の内容が不一致となる欠点があっ
た。
そして、各プロセッサMPR,CPRi,CPRjの状態表示メモ
リの内容に不一致があると，ネットワークの接続処理の
上で，たとえば空き状態から閉塞状態に変化したトラン
クが，その状態変化を含む更新情報が他のプロセッサの
状態表示メモリに転送して更新されないと，そのトラン
クは依然として空き状態であるものとして処理すること
があり，プロセッサCPRi,CPRj上の状態表示が実際の状
態と不一致になることによる問題があった。
リの内容に不一致があると，ネットワークの接続処理の
上で，たとえば空き状態から閉塞状態に変化したトラン
クが，その状態変化を含む更新情報が他のプロセッサの
状態表示メモリに転送して更新されないと，そのトラン
クは依然として空き状態であるものとして処理すること
があり，プロセッサCPRi,CPRj上の状態表示が実際の状
態と不一致になることによる問題があった。
本発明は，主プロセッサの状態表示メモリのデータを
プロセッサ間通信装置を介して各プロセッサが個別に周
期的に転送要求を発生することにより，主プロセッサか
らの転送データを受信してそれぞれのプロセッサ内の状
態表示メモリの更新を行なうことにより，上記の問題点
を解決するものである。
プロセッサ間通信装置を介して各プロセッサが個別に周
期的に転送要求を発生することにより，主プロセッサか
らの転送データを受信してそれぞれのプロセッサ内の状
態表示メモリの更新を行なうことにより，上記の問題点
を解決するものである。
本発明の原理的構成を第１図に示す。
第１図において， 10は主プロセッサMPR, 11,12はプロセッサCPRi,CPRj, 101,111,121は状態表示メモリ， 102は各プロセッサから送られてくる状態表示データ
要求を受信すると，状態表示メモリ101の記憶データを
読み取って要求元へ転送する処理を行なうデータ要求処
理部， 103は状態表示の要因が発生すると対応するメモリ101
の内容を更新する状態管理部， 112,122は周期的に発生する起動信号入力に応じて状
態表示データの要求信号を発生し，主プロセッサMPRか
ら送られてくるデータを受信して，それぞれのメモリ11
1,121の内容を更新する状態表示要求部， 104,105,114,124はプロセッサ間通信装置， 113,123は周期的起動信号を表わす。
要求を受信すると，状態表示メモリ101の記憶データを
読み取って要求元へ転送する処理を行なうデータ要求処
理部， 103は状態表示の要因が発生すると対応するメモリ101
の内容を更新する状態管理部， 112,122は周期的に発生する起動信号入力に応じて状
態表示データの要求信号を発生し，主プロセッサMPRか
ら送られてくるデータを受信して，それぞれのメモリ11
1,121の内容を更新する状態表示要求部， 104,105,114,124はプロセッサ間通信装置， 113,123は周期的起動信号を表わす。
主プロセッサMPRでは，他のプロセッサCPRi,CPRjから
のトランクの使用状態の変化情報や主プロセッサに接続
した操作入力装置（図示せず）からの状態変化情報を状
態管理部103で受けとると，その都度メモリ101の対応す
る状態表示のデータを更新する。
のトランクの使用状態の変化情報や主プロセッサに接続
した操作入力装置（図示せず）からの状態変化情報を状
態管理部103で受けとると，その都度メモリ101の対応す
る状態表示のデータを更新する。
他方，プロセッサCPRi,CPRjでは，それぞれ起動信号1
13,123が周期的に発生する。ここで，信号113が発生し
たとすると，これに応じて状態表示要求部112が起動し
て状態表示データを要求する符号が，プロセッサ間通信
装置114,バス，プロセッサ間通信装置104を介して主プ
ロセッサMPRのデータ要求処理部102に送信される。デー
タ要求処理部102はこの要求を受けとると，状態表示メ
モリにアクセスして，その内容を順次読み出してプロセ
ッサ間通信装置104,114を介してプロセッサCPRiに転送
する。
13,123が周期的に発生する。ここで，信号113が発生し
たとすると，これに応じて状態表示要求部112が起動し
て状態表示データを要求する符号が，プロセッサ間通信
装置114,バス，プロセッサ間通信装置104を介して主プ
ロセッサMPRのデータ要求処理部102に送信される。デー
タ要求処理部102はこの要求を受けとると，状態表示メ
モリにアクセスして，その内容を順次読み出してプロセ
ッサ間通信装置104,114を介してプロセッサCPRiに転送
する。
プロセッサCPRiの状態表示要求部112では転送された
メモリ101のデータを受信すると，そのデータにより状
態表示メモリ111の内容を更新する。
メモリ101のデータを受信すると，そのデータにより状
態表示メモリ111の内容を更新する。
プロセッサCPRjにおける状態表示メモリ121のデータ
の更新も周期的起動信号123によりプロセッサCPRiと同
様の動作により行なわれる。
の更新も周期的起動信号123によりプロセッサCPRiと同
様の動作により行なわれる。
本発明を分散制御形電子交換機のマルチプロセッサシ
ステムに適用した実施例の制御フロー図を第２図に示
す。
ステムに適用した実施例の制御フロー図を第２図に示
す。
本発明の実施例を第１図の構成を参照しつつ第２図に
より以下に説明する。
より以下に説明する。
初めに，主プロセッサMPRのトランク群閉塞等の状態
表示メモリ101（第１図）のデータ更新については，主
プロセッサMPRのトランク群閉塞等の状態管理部103（第
１図）は，プロセッサ間通信装置104,105（第１図）を
介して他のプロセッサ，たとえばCPRiから管理下のネッ
トワークに接続されたトランクの状態が変化したことに
よりアドレスを含めた状態変化情報が発生すると，プロ
セッサ間通信装置114,バス，プロセッサ間通信装置104
を介して制御部（第３図のCC 320）に達し，ここでトラ
ンク状態情報であることを検出すると（S1,S2），トラ
ンク群閉塞等の状態管理部103に通知し，状態管理部103
は，これにより状態表示メモリ101の制御回路に対しア
クセスし，次に変化情報のデータはアドレスと共にバス
を介してメモリ101に供給されて更新される（S3）。
表示メモリ101（第１図）のデータ更新については，主
プロセッサMPRのトランク群閉塞等の状態管理部103（第
１図）は，プロセッサ間通信装置104,105（第１図）を
介して他のプロセッサ，たとえばCPRiから管理下のネッ
トワークに接続されたトランクの状態が変化したことに
よりアドレスを含めた状態変化情報が発生すると，プロ
セッサ間通信装置114,バス，プロセッサ間通信装置104
を介して制御部（第３図のCC 320）に達し，ここでトラ
ンク状態情報であることを検出すると（S1,S2），トラ
ンク群閉塞等の状態管理部103に通知し，状態管理部103
は，これにより状態表示メモリ101の制御回路に対しア
クセスし，次に変化情報のデータはアドレスと共にバス
を介してメモリ101に供給されて更新される（S3）。
また保守用入力装置等からのトランク状態変化情報も
状態管理部103に与えられ，同様にデータの更新が行な
われる（S1,S2,S3）。
状態管理部103に与えられ，同様にデータの更新が行な
われる（S1,S2,S3）。
次に，プロセッサCPRiのトランク群閉塞等の状態表示
メモリ111（第１図）のデータ更新について第２図によ
り説明する。
メモリ111（第１図）のデータ更新について第２図によ
り説明する。
プロセッサCPRiの状態表示要求部112は周期起動113さ
れ，状態表示データの要求を表わす制御符号が発生し，
これにより割込が発生してプロセッサ間通信装置114等
を介して，主プロセッサMPRに転送する（S20）。
れ，状態表示データの要求を表わす制御符号が発生し，
これにより割込が発生してプロセッサ間通信装置114等
を介して，主プロセッサMPRに転送する（S20）。
主プロセッサMPRはチャネル制御部を通してその制御
符号を検知すると，データ要求処理部102を起動する（S
10）。
符号を検知すると，データ要求処理部102を起動する（S
10）。
データ要求処理部102はこれにより，トランク群閉塞
等の状態表示メモリ101に対し制御信号を送り，読出し
駆動を行ない，アドレスを順次バスに供給して読み出
し，チャネル制御部に入力する（S11）。
等の状態表示メモリ101に対し制御信号を送り，読出し
駆動を行ない，アドレスを順次バスに供給して読み出
し，チャネル制御部に入力する（S11）。
チャネル制御部からは，読み出されたデータがプロセ
ッサ間通信装置104,バス，プロセッサ間通信装置114を
介してCPRiのチャネル制御部に転送される（S12）。
ッサ間通信装置104,バス，プロセッサ間通信装置114を
介してCPRiのチャネル制御部に転送される（S12）。
このデータを受信した状態表示要求部112は，トラン
ク群閉塞等の状態表示メモリ111に制御信号を送り，受
信データを順次トランク群閉塞等の状態表示メモリ111
に書込む制御をする（S21,S23）。
ク群閉塞等の状態表示メモリ111に制御信号を送り，受
信データを順次トランク群閉塞等の状態表示メモリ111
に書込む制御をする（S21,S23）。
もし状態表示要求部112からの要求発生時に通信制御
エラーにより状態表示を受けとれなかった場合には（S
22）その周期の更新処理を止め，次周期に再度更新処理
を行なう。
エラーにより状態表示を受けとれなかった場合には（S
22）その周期の更新処理を止め，次周期に再度更新処理
を行なう。
この実施例によると，プロセッサCPRi,CPRjのトラン
ク群閉塞等の状態表示メモリの内容が主プロセッサMPR
の状態表示メモリの内容と不一致のままとなることがな
くなり，回路制御部が実際には使用できない回線を捕捉
したり，逆に使用できる回線を使用不可と判断してしま
うことを防止できる。
ク群閉塞等の状態表示メモリの内容が主プロセッサMPR
の状態表示メモリの内容と不一致のままとなることがな
くなり，回路制御部が実際には使用できない回線を捕捉
したり，逆に使用できる回線を使用不可と判断してしま
うことを防止できる。
本発明によれば，主プロセッサMPRは状態更新要因が
発生した場合に自プロセッサ上のメモリのみ更新するだ
けで，他のプロセッサCPRi及びCPRjへのデータ転送処理
が不要となる。
発生した場合に自プロセッサ上のメモリのみ更新するだ
けで，他のプロセッサCPRi及びCPRjへのデータ転送処理
が不要となる。
これにより従来のデータ更新要因発生時の処理とし
て，データ転送に関する通信制御エラー対策及び状態変
化要因の連続発生時の競合対策が不要となり，処理の簡
素化が達成できる。又，主プロセッサMPRからプロセッ
サCPRi及びCPRjへの通信制御に関するデータの紛失及び
逆転がなくなる効果がある。
て，データ転送に関する通信制御エラー対策及び状態変
化要因の連続発生時の競合対策が不要となり，処理の簡
素化が達成できる。又，主プロセッサMPRからプロセッ
サCPRi及びCPRjへの通信制御に関するデータの紛失及び
逆転がなくなる効果がある。
第１図は本発明の原理的構成を示す図，第２図は本発明
の実施例の制御フローを示す図，第３図は本発明に係る
マルチプロセッサシステムの構成例を示す図，第４図は
従来例の構成を示す図である。 第１図中， 10:主プロセッサMPR 11,12:プロセッサCPRi,CPRj 101,111,121:状態表示メモリ 102:データ要求処理部 103:状態管理部 112,122:状態表示要求部 104,105,114,124:プロセッサ間通信装置
の実施例の制御フローを示す図，第３図は本発明に係る
マルチプロセッサシステムの構成例を示す図，第４図は
従来例の構成を示す図である。 第１図中， 10:主プロセッサMPR 11,12:プロセッサCPRi,CPRj 101,111,121:状態表示メモリ 102:データ要求処理部 103:状態管理部 112,122:状態表示要求部 104,105,114,124:プロセッサ間通信装置
Claims (1)
- 【請求項１】主プロセッサと他の複数のプロセッサとが
それぞれプロセッサ間通信装置により個別に結合され，
主プロセッサに共通データの更新を行う状態管理部と共
通データである状態表示データを格納した状態表示メモ
リとを備え，前記他の複数のプロセッサにそれぞれ前記
状態表示メモリに対応する内容を保持するメモリを備え
たマルチプロセッサシステムにおいて， 前記主プロセッサに他プロセッサからの要求に応じて前
記状態表示メモリの内容を，転送処理するデータ要求処
理部を設け，前記他の複数のプロセッサに周期的に起動
されて主プロセッサに対して前記状態表示メモリの内容
を要求すると共に前記主プロセッサから前記要求を発し
たプロセッサに対し転送されてくる内容により当該プロ
セッサのメモリを更新する状態表示要求部をそれぞれ設
け，前記他の複数のプロセッサの前記メモリの内容と主
プロセッサの状態表示メモリの内容とを一致させること
を特徴とするマルチプロセッサシステムにおける共通デ
ータの同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096643A JPH0834616B2 (ja) | 1987-04-20 | 1987-04-20 | マルチプロセツサシステムにおける共通デ−タの同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62096643A JPH0834616B2 (ja) | 1987-04-20 | 1987-04-20 | マルチプロセツサシステムにおける共通デ−タの同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63262746A JPS63262746A (ja) | 1988-10-31 |
| JPH0834616B2 true JPH0834616B2 (ja) | 1996-03-29 |
Family
ID=14170509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096643A Expired - Lifetime JPH0834616B2 (ja) | 1987-04-20 | 1987-04-20 | マルチプロセツサシステムにおける共通デ−タの同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834616B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129457A (ja) * | 1989-10-13 | 1991-06-03 | Toshiba Corp | 複合計算機システム |
| JPH03129456A (ja) * | 1989-10-13 | 1991-06-03 | Toshiba Corp | 複合計算機システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938871A (ja) * | 1982-08-27 | 1984-03-02 | Fujitsu Ltd | プロセツサ間デ−タ通信方式 |
-
1987
- 1987-04-20 JP JP62096643A patent/JPH0834616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63262746A (ja) | 1988-10-31 |
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