JPH0836505A - マイクロコンピュータの開発支援システム - Google Patents
マイクロコンピュータの開発支援システムInfo
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- JPH0836505A JPH0836505A JP5021307A JP2130793A JPH0836505A JP H0836505 A JPH0836505 A JP H0836505A JP 5021307 A JP5021307 A JP 5021307A JP 2130793 A JP2130793 A JP 2130793A JP H0836505 A JPH0836505 A JP H0836505A
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- microprocessor
- microcomputer
- trigger signal
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- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 マイコンの高集積化と高速化に追従可能なマ
イクロコンピュータの開発支援システムを実現すること
を目的とする。 【構成】 マイクロコンピュータのマイクロプロセッサ
に設けられた各種のレジスタにアクセスしてマイクロプ
ロセッサの動作を解析し、解析結果に基づいてマイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、トリガ信号を制御端子に入力す
ると、解析のために必要なレジスタはシリアルにチェイ
ニングされ、これらのレジスタはテスト用端子に接続さ
れる。そして、テスト用端子を介して各レジスタと信号
を授受することによりマイクロコンピュータの動作状態
を解析する。トリガ信号は、コンパレータを用いてマイ
クロプロセッサの動作状態が指定した条件と一致したと
きに発生させる。
イクロコンピュータの開発支援システムを実現すること
を目的とする。 【構成】 マイクロコンピュータのマイクロプロセッサ
に設けられた各種のレジスタにアクセスしてマイクロプ
ロセッサの動作を解析し、解析結果に基づいてマイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、トリガ信号を制御端子に入力す
ると、解析のために必要なレジスタはシリアルにチェイ
ニングされ、これらのレジスタはテスト用端子に接続さ
れる。そして、テスト用端子を介して各レジスタと信号
を授受することによりマイクロコンピュータの動作状態
を解析する。トリガ信号は、コンパレータを用いてマイ
クロプロセッサの動作状態が指定した条件と一致したと
きに発生させる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピータ（マ
イコン）のソフトウェア開発やハードウェア開発を支援
するシステムの改良に関するものである。
イコン）のソフトウェア開発やハードウェア開発を支援
するシステムの改良に関するものである。
【０００２】
【従来の技術】従来におけるマイクロコンピュータの開
発支援システムでは、ステートアナライザやインサーキ
ットエミュレータを使い、開発対象であるターゲットマ
イコンのバス状態を観測しながらバス状態の履歴を記録
したり、マイコンの動作状態が特定のトリガ条件と一致
したときにマイコンの動作を停止させて動作解析を行っ
ていた。しかし、このような従来例では次の問題点があ
った。 マイコンの高集積化に伴い、解析用の信号がマイコン
チップの外部に出しづらくなってきた。 マイコンの高速化に伴って、解析用の信号そのものの
プロービングが困難になってきた。
発支援システムでは、ステートアナライザやインサーキ
ットエミュレータを使い、開発対象であるターゲットマ
イコンのバス状態を観測しながらバス状態の履歴を記録
したり、マイコンの動作状態が特定のトリガ条件と一致
したときにマイコンの動作を停止させて動作解析を行っ
ていた。しかし、このような従来例では次の問題点があ
った。 マイコンの高集積化に伴い、解析用の信号がマイコン
チップの外部に出しづらくなってきた。 マイコンの高速化に伴って、解析用の信号そのものの
プロービングが困難になってきた。
【０００３】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、マイコンの高
集積化と高速化に追従可能なマイクロコンピュータの開
発支援システムを実現することを目的とする。
点を解決するためになされたものであり、マイコンの高
集積化と高速化に追従可能なマイクロコンピュータの開
発支援システムを実現することを目的とする。
【０００４】
【課題を解決するための手段】本発明は次のとおりのマ
イクロコンピュータの開発支援システムである。 （１）マイクロコンピュータのマイクロプロセッサに設
けられた各種のレジスタにアクセスしてマイクロプロセ
ッサの動作を解析し、解析結果に基づいて前記マイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、解析動作のトリガをかけるトリ
ガ信号が入力される制御端子と、この制御端子からトリ
ガ信号が入力されたときに、マイクロプロセッサの動作
を停止させる停止手段と、制御端子にトリガ信号が入力
されたときに、解析のために必要なレジスタをシリアル
にチェイニングする接続手段と、この接続手段によりシ
リアルにチェイニングされたレジスタに接続されるテス
ト用端子と、シリアルにチェイニングされたレジスタに
組み込まれていて、基準値がセットされる基準値レジス
タと、マイクロプロセッサが接続されたバスに接続され
ていて、このバスを介してマイクロプロセッサ内の動作
状態に応じた値がセットされる比較値レジスタと、前記
基準値レジスタと比較値レジスタにセットされた値を比
較し比較結果が一致したときにトリガ信号を前記制御端
子に返すコンパレータと、が前記マイクロコンピュータ
に内蔵されていることを特徴とするマイクロコンピュー
タの開発支援システム。 （２）前記コンパレータの基準値は、特定の命令のアド
レスよりも１つ前のアドレスの値になっていて、前記特
定の命令が実行される直前にコンパレータがトリガ信号
を発することを特徴とする（１）記載のシステム。 （３）マイクロコンピュータのマイクロプロセッサに設
けられた各種のレジスタにアクセスしてマイクロプロセ
ッサの動作を解析し、解析結果に基づいて前記マイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、解析のために必要なレジスタの
それぞれについて設けられた裏レジスタと、解析動作の
トリガをかけるトリガ信号が入力される制御端子と、こ
の制御端子からトリガ信号が入ったときに解析のために
必要なレジスタにセットされているデータを一斉に裏レ
ジスタに保持する保持手段と、裏レジスタにデータが保
持されたときに、マイクロプロセッサの動作を継続した
ままで裏レジスタをシリアルにチェイニングする裏レジ
スタ接続手段と、この裏レジスタ接続手段によりシリア
ルにチェイニングされたレジスタに接続される裏レジス
タ用入出力端子と、シリアルにチェイニングされたレジ
スタに組み込まれていて、基準値がセットされる基準値
レジスタと、マイクロプロセッサが接続されたバスに接
続されていて、このバスを介してマイクロプロセッサ内
の動作状態に応じた値がセットされる比較値レジスタ
と、前記基準値レジスタと比較値レジスタにセットされ
た値を比較し比較結果が一致したときにトリガ信号を前
記制御端子に返すコンパレータと、が前記マイクロコン
ピュータに内蔵されていることを特徴とするマイクロコ
ンピュータの開発支援システム。 （４）前記裏レジスタにデータを一斉に保持する指令は
外部信号によって与えることを特徴とする（３）記載の
システム。
イクロコンピュータの開発支援システムである。 （１）マイクロコンピュータのマイクロプロセッサに設
けられた各種のレジスタにアクセスしてマイクロプロセ
ッサの動作を解析し、解析結果に基づいて前記マイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、解析動作のトリガをかけるトリ
ガ信号が入力される制御端子と、この制御端子からトリ
ガ信号が入力されたときに、マイクロプロセッサの動作
を停止させる停止手段と、制御端子にトリガ信号が入力
されたときに、解析のために必要なレジスタをシリアル
にチェイニングする接続手段と、この接続手段によりシ
リアルにチェイニングされたレジスタに接続されるテス
ト用端子と、シリアルにチェイニングされたレジスタに
組み込まれていて、基準値がセットされる基準値レジス
タと、マイクロプロセッサが接続されたバスに接続され
ていて、このバスを介してマイクロプロセッサ内の動作
状態に応じた値がセットされる比較値レジスタと、前記
基準値レジスタと比較値レジスタにセットされた値を比
較し比較結果が一致したときにトリガ信号を前記制御端
子に返すコンパレータと、が前記マイクロコンピュータ
に内蔵されていることを特徴とするマイクロコンピュー
タの開発支援システム。 （２）前記コンパレータの基準値は、特定の命令のアド
レスよりも１つ前のアドレスの値になっていて、前記特
定の命令が実行される直前にコンパレータがトリガ信号
を発することを特徴とする（１）記載のシステム。 （３）マイクロコンピュータのマイクロプロセッサに設
けられた各種のレジスタにアクセスしてマイクロプロセ
ッサの動作を解析し、解析結果に基づいて前記マイクロ
コンピュータの開発を行うマイクロコンピュータの開発
支援システムにおいて、解析のために必要なレジスタの
それぞれについて設けられた裏レジスタと、解析動作の
トリガをかけるトリガ信号が入力される制御端子と、こ
の制御端子からトリガ信号が入ったときに解析のために
必要なレジスタにセットされているデータを一斉に裏レ
ジスタに保持する保持手段と、裏レジスタにデータが保
持されたときに、マイクロプロセッサの動作を継続した
ままで裏レジスタをシリアルにチェイニングする裏レジ
スタ接続手段と、この裏レジスタ接続手段によりシリア
ルにチェイニングされたレジスタに接続される裏レジス
タ用入出力端子と、シリアルにチェイニングされたレジ
スタに組み込まれていて、基準値がセットされる基準値
レジスタと、マイクロプロセッサが接続されたバスに接
続されていて、このバスを介してマイクロプロセッサ内
の動作状態に応じた値がセットされる比較値レジスタ
と、前記基準値レジスタと比較値レジスタにセットされ
た値を比較し比較結果が一致したときにトリガ信号を前
記制御端子に返すコンパレータと、が前記マイクロコン
ピュータに内蔵されていることを特徴とするマイクロコ
ンピュータの開発支援システム。 （４）前記裏レジスタにデータを一斉に保持する指令は
外部信号によって与えることを特徴とする（３）記載の
システム。
【０００５】
【作用】このような本発明では、トリガ信号を制御端子
に入力すると、解析のために必要なレジスタはシリアル
にチェイニングされ、これらのレジスタはテスト用端子
に接続される。テスト用端子を介して各レジスタと信号
を授受することによりマイクロコンピュータの動作状態
を解析する。トリガ信号は次のようにして与える。すな
わち、基準値レジスタに基準値をセットし、比較値レジ
スタにはマイクロプロセッサ内の動作状態に応じた値を
セットする。そして、基準値レジスタと比較値レジスタ
にセットされた値をコンパレータで比較し、比較結果が
一致したときにコンパレータはトリガ信号を制御端子に
入力する。解析のために必要なレジスタのそれぞれにつ
いて設けられた裏レジスタを設けておき、トリガ信号が
制御端子に入力されたときに、解析のために必要なレジ
スタのデータを裏レジスタに一斉に保持することによ
り、マイクロプロセッサを停止させることなく解析を行
う。
に入力すると、解析のために必要なレジスタはシリアル
にチェイニングされ、これらのレジスタはテスト用端子
に接続される。テスト用端子を介して各レジスタと信号
を授受することによりマイクロコンピュータの動作状態
を解析する。トリガ信号は次のようにして与える。すな
わち、基準値レジスタに基準値をセットし、比較値レジ
スタにはマイクロプロセッサ内の動作状態に応じた値を
セットする。そして、基準値レジスタと比較値レジスタ
にセットされた値をコンパレータで比較し、比較結果が
一致したときにコンパレータはトリガ信号を制御端子に
入力する。解析のために必要なレジスタのそれぞれにつ
いて設けられた裏レジスタを設けておき、トリガ信号が
制御端子に入力されたときに、解析のために必要なレジ
スタのデータを裏レジスタに一斉に保持することによ
り、マイクロプロセッサを停止させることなく解析を行
う。
【０００６】
【実施例】以下、図面を用いて本発明を説明する。図１
は本発明の一実施例を示した構成図である。図１におい
て、１はターゲットマイコンとなったマイクロコンピュ
ータである。マイクロコンピュータ１で、２はマイコン
全体の制御を司るマイクロプロセッサである。マイクロ
プロセッサ２において、２１は制御に必要な各種の演算
を行う演算部、２２はレジスタ、２３はプログラムカウ
ンタ、２４はスタックポインタ、２５はステータスレジ
スタである。レジスタ２２は、例えばＡレジスタ、Ｂレ
ジスタ等である。３，４はマイクロコンピュータ１に対
して入出力されるデータが経由する入出力ポート（以
下、Ｉ／Ｏポートとする）、５はメインメモリ、６はマ
イクロプロセッサ２、Ｉ／Ｏポート３，４及びメインメ
モリ５が接続されたバスである。バス６はデータバスと
アドレスバスに相当する。７は解析動作のトリガをかけ
るトリガ信号が入力される制御端子、８は制御端子７か
らトリガ信号が入力されたときにマイクロプロセッサ２
の動作を停止させる停止手段、９は制御端子７からトリ
ガ信号が入力されたときにレジスタ２２、プログラムカ
ウンタ２３、スタックポインタ２４及びステータスレジ
スタ２５をシリアルにチェイニングする接続手段であ
る。図１では説明の便宜上シリアルにチェイニングされ
たときの接続状態を示しているが、通常の状態ではマイ
クロコンピュータ本来の接続状態になる。接続手段９は
ゲート回路の切り換え等によって各レジスタをシリアル
にチェイニングする。シリアルにチェイニングするレジ
スタは、マイクロプロセッサ２にある全てのレジスタで
はなく、解析のために必要なレジスタだけである。
は本発明の一実施例を示した構成図である。図１におい
て、１はターゲットマイコンとなったマイクロコンピュ
ータである。マイクロコンピュータ１で、２はマイコン
全体の制御を司るマイクロプロセッサである。マイクロ
プロセッサ２において、２１は制御に必要な各種の演算
を行う演算部、２２はレジスタ、２３はプログラムカウ
ンタ、２４はスタックポインタ、２５はステータスレジ
スタである。レジスタ２２は、例えばＡレジスタ、Ｂレ
ジスタ等である。３，４はマイクロコンピュータ１に対
して入出力されるデータが経由する入出力ポート（以
下、Ｉ／Ｏポートとする）、５はメインメモリ、６はマ
イクロプロセッサ２、Ｉ／Ｏポート３，４及びメインメ
モリ５が接続されたバスである。バス６はデータバスと
アドレスバスに相当する。７は解析動作のトリガをかけ
るトリガ信号が入力される制御端子、８は制御端子７か
らトリガ信号が入力されたときにマイクロプロセッサ２
の動作を停止させる停止手段、９は制御端子７からトリ
ガ信号が入力されたときにレジスタ２２、プログラムカ
ウンタ２３、スタックポインタ２４及びステータスレジ
スタ２５をシリアルにチェイニングする接続手段であ
る。図１では説明の便宜上シリアルにチェイニングされ
たときの接続状態を示しているが、通常の状態ではマイ
クロコンピュータ本来の接続状態になる。接続手段９は
ゲート回路の切り換え等によって各レジスタをシリアル
にチェイニングする。シリアルにチェイニングするレジ
スタは、マイクロプロセッサ２にある全てのレジスタで
はなく、解析のために必要なレジスタだけである。
【０００７】１０はレジスタがシリアルにチェイニング
されたときにチェイニングされたレジスタと接続される
バウンダリスキャンテスト用端子（以下、単にテスト用
端子とする）で、例えばＪＴＡＧで定められたテスト用
端子である。このテスト用端子１０を介してチェイニン
グされたレジスタとの間で解析のために必要な信号が授
受される。テスト用端子１０を介して授受される信号と
しては、例えば、レジスタに書き込むデータ、レジスタ
から読み出したデータ、入力であるか出力であるかを指
定する信号、レジスタを構成するフリップ・フロップを
セットするためのパルス等がある。１１はデバッグ支援
装置である。デバッグ支援装置１１において、１１１は
基準値がセットされる基準値レジスタである。基準値レ
ジスタ１１１はレジスタ２２、プログラムカウンタ２
３、スタックポインタ２４及びステータスレジスタ２５
とともにシリアルにチェイニングされる。基準値はシリ
アルにチェイニングされタレジスタを介してセットされ
る。１１２はバス６と接続された比較値レジスタであ
る。比較値レジスタ１１２にはマイクロプロセッサ２内
のアドレス、データ、ステータス情報等がセットされ
る。１１３はコンパレータであり、基準値レジスタ１１
１の基準値と比較値レジスタ１１２の比較値を比較し、
比較結果が一致している場合はトリガ信号を出力端子１
１４から発する。トリガ信号は制御端子７へ返される。
されたときにチェイニングされたレジスタと接続される
バウンダリスキャンテスト用端子（以下、単にテスト用
端子とする）で、例えばＪＴＡＧで定められたテスト用
端子である。このテスト用端子１０を介してチェイニン
グされたレジスタとの間で解析のために必要な信号が授
受される。テスト用端子１０を介して授受される信号と
しては、例えば、レジスタに書き込むデータ、レジスタ
から読み出したデータ、入力であるか出力であるかを指
定する信号、レジスタを構成するフリップ・フロップを
セットするためのパルス等がある。１１はデバッグ支援
装置である。デバッグ支援装置１１において、１１１は
基準値がセットされる基準値レジスタである。基準値レ
ジスタ１１１はレジスタ２２、プログラムカウンタ２
３、スタックポインタ２４及びステータスレジスタ２５
とともにシリアルにチェイニングされる。基準値はシリ
アルにチェイニングされタレジスタを介してセットされ
る。１１２はバス６と接続された比較値レジスタであ
る。比較値レジスタ１１２にはマイクロプロセッサ２内
のアドレス、データ、ステータス情報等がセットされ
る。１１３はコンパレータであり、基準値レジスタ１１
１の基準値と比較値レジスタ１１２の比較値を比較し、
比較結果が一致している場合はトリガ信号を出力端子１
１４から発する。トリガ信号は制御端子７へ返される。
【０００８】このように構成したマイクロコンピュータ
の動作を説明する。図２は動作説明用のタイムチャート
である。制御端子７への入力信号をアサートすると、停
止手段８がマイクロプロセッサ２の動作を停止させると
ともに、接続手段９がレジスタ２２、プログラムカウン
タ２３、スタックポインタ２４、ステータスレジスタ２
５及び基準値レジスタ１１１をシリアルにチェイニング
する。このとき、テスト用端子１０にＩＣＥ装置（図示
せず）を接続してシリアルにチェイニングされたレジス
タ群に対して読み出しや内容の書き替えを行う。これ
は、テスト用端子１０を介してシリアルに読み出したレ
ジスタ群の情報をマイクロコンピュータ外で再編成する
ことにより読み出しができる。また、テスト用端子１０
を介してシリアルに新たな情報を与えることによりレジ
スタ群の内容が書き替えられる。このような読み出しや
書き替えを行うことによりマイクロコンピュータ１を開
発していく。制御端子７への入力信号がネゲートされる
とマイクロプロセッサ２は動作を再開する。
の動作を説明する。図２は動作説明用のタイムチャート
である。制御端子７への入力信号をアサートすると、停
止手段８がマイクロプロセッサ２の動作を停止させると
ともに、接続手段９がレジスタ２２、プログラムカウン
タ２３、スタックポインタ２４、ステータスレジスタ２
５及び基準値レジスタ１１１をシリアルにチェイニング
する。このとき、テスト用端子１０にＩＣＥ装置（図示
せず）を接続してシリアルにチェイニングされたレジス
タ群に対して読み出しや内容の書き替えを行う。これ
は、テスト用端子１０を介してシリアルに読み出したレ
ジスタ群の情報をマイクロコンピュータ外で再編成する
ことにより読み出しができる。また、テスト用端子１０
を介してシリアルに新たな情報を与えることによりレジ
スタ群の内容が書き替えられる。このような読み出しや
書き替えを行うことによりマイクロコンピュータ１を開
発していく。制御端子７への入力信号がネゲートされる
とマイクロプロセッサ２は動作を再開する。
【０００９】制御端子７へのトリガ信号の入力は次のと
おりにして行う。基準値レジスタ１１１には、マイクロ
プロセッサ２の動作を停止させたいタイミングにおける
マイクロプロセッサ２内のアドレス、データ、ステータ
ス情報等の値を予めセットしておく。通常運転時には、
マイクロプロセッサ２内のアドレス、データ、ステータ
ス情報等がバス６を介して比較値レジスタ１１２にセッ
トされる。コンパレータ１１３はこのセット値と基準値
レジスタ１１１の基準値とを随時比較する。そして、比
較結果が一致したときにコンパレータ１１３はトリガ信
号を出力端子１１４から制御端子７に送る。このトリガ
信号により制御端子７の入力信号がアサートされてマイ
クロプロセッサ２の動作が停止する。シリアルなチェイ
ニングの中には基準値レジスタ１１１も組み込まれてい
るため、テスト用端子１０を用いて基準値レジスタ１１
１のセット値を書き変えるとコンパレータ１１３の比較
結果は不一致になってマイクロプロセッサ２の動作が再
開する。１命令サイクルの最後のアドレスの値を基準値
にしておけば、命令サイクル単位でマイクロプロセッサ
を停止させることができる。また、特定の命令のアドレ
スよりも１つ前のアドレスの値を基準値にしておけば、
特定の命令が実行される直前にマイクロプロセッサを停
止させることができる。
おりにして行う。基準値レジスタ１１１には、マイクロ
プロセッサ２の動作を停止させたいタイミングにおける
マイクロプロセッサ２内のアドレス、データ、ステータ
ス情報等の値を予めセットしておく。通常運転時には、
マイクロプロセッサ２内のアドレス、データ、ステータ
ス情報等がバス６を介して比較値レジスタ１１２にセッ
トされる。コンパレータ１１３はこのセット値と基準値
レジスタ１１１の基準値とを随時比較する。そして、比
較結果が一致したときにコンパレータ１１３はトリガ信
号を出力端子１１４から制御端子７に送る。このトリガ
信号により制御端子７の入力信号がアサートされてマイ
クロプロセッサ２の動作が停止する。シリアルなチェイ
ニングの中には基準値レジスタ１１１も組み込まれてい
るため、テスト用端子１０を用いて基準値レジスタ１１
１のセット値を書き変えるとコンパレータ１１３の比較
結果は不一致になってマイクロプロセッサ２の動作が再
開する。１命令サイクルの最後のアドレスの値を基準値
にしておけば、命令サイクル単位でマイクロプロセッサ
を停止させることができる。また、特定の命令のアドレ
スよりも１つ前のアドレスの値を基準値にしておけば、
特定の命令が実行される直前にマイクロプロセッサを停
止させることができる。
【００１０】図３は本発明の他の実施例を示した構成図
である。図３で図１と同一のものは同一符号を付ける。
図３において、レジスタ２２、プログラムカウンタ２
３、スタックポインタ２４、ステータスレジスタ２５及
び基準値レジスタ１１１にはそれぞれ裏レジスタ２
２′，２３′，２４′，２５′及び１１１′が設けられ
ている。このようなマイクロコンピュータでは、制御端
子７からトリガ信号が入ったときに、保持手段１２はレ
ジスタ２２、プログラムカウンタ２３、スタックポイン
タ２４、ステータスレジスタ２５及び基準値レジスタ１
１１にセットされているデータを一斉に裏レジスタに保
持する。これと同時に、裏レジスタ接続手段１３は裏レ
ジスタをシリアルにチェイニングする。これによって、
マイクロプロセッサ２の動作を継続したままで裏レジス
タに対して読み出しや内容の書き替えを行うことができ
る。読み出しや内容の書き替えは、シリアルにチェイニ
ングされた裏レジスタに接続された裏レジスタテスト用
端子１４を介して行う。なお、裏レジスタにデータを一
斉に保持する指令は外部信号によって与えてもよい。
である。図３で図１と同一のものは同一符号を付ける。
図３において、レジスタ２２、プログラムカウンタ２
３、スタックポインタ２４、ステータスレジスタ２５及
び基準値レジスタ１１１にはそれぞれ裏レジスタ２
２′，２３′，２４′，２５′及び１１１′が設けられ
ている。このようなマイクロコンピュータでは、制御端
子７からトリガ信号が入ったときに、保持手段１２はレ
ジスタ２２、プログラムカウンタ２３、スタックポイン
タ２４、ステータスレジスタ２５及び基準値レジスタ１
１１にセットされているデータを一斉に裏レジスタに保
持する。これと同時に、裏レジスタ接続手段１３は裏レ
ジスタをシリアルにチェイニングする。これによって、
マイクロプロセッサ２の動作を継続したままで裏レジス
タに対して読み出しや内容の書き替えを行うことができ
る。読み出しや内容の書き替えは、シリアルにチェイニ
ングされた裏レジスタに接続された裏レジスタテスト用
端子１４を介して行う。なお、裏レジスタにデータを一
斉に保持する指令は外部信号によって与えてもよい。
【００１１】
【発明の効果】本発明によれば次の効果が得られる。 トリガ信号を制御端子に入力すると、解析のために必
要なレジスタはシリアルにチェイニングされ、テスト用
端子を介してこれらのレジスタにアクセス可能になる。
このため、マイコンが高集積化されても解析用の信号を
マイコンチップ外に容易に取り出すことができる。ま
た、解析用の信号を取り出すためのプロービングを行う
必要がない。これによって、マイコンの高集積化と高速
化に対して容易に追従できる。 マイコン内にはデバッグ支援装置が内蔵されているた
め、任意の動作状態でマイクロプロセッサの動作を停止
させて解析を行うことができる。 図３の実施例では裏レジスタが設けられているため、
マイクロプロセッサの動作を停止させないで解析を行う
ことができる。
要なレジスタはシリアルにチェイニングされ、テスト用
端子を介してこれらのレジスタにアクセス可能になる。
このため、マイコンが高集積化されても解析用の信号を
マイコンチップ外に容易に取り出すことができる。ま
た、解析用の信号を取り出すためのプロービングを行う
必要がない。これによって、マイコンの高集積化と高速
化に対して容易に追従できる。 マイコン内にはデバッグ支援装置が内蔵されているた
め、任意の動作状態でマイクロプロセッサの動作を停止
させて解析を行うことができる。 図３の実施例では裏レジスタが設けられているため、
マイクロプロセッサの動作を停止させないで解析を行う
ことができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１のマイクロコンピュータの動作説明図であ
る。
る。
【図３】本発明の他の実施例を示した構成図である。
１ マイクロコンピュータ ２ マイクロプロセッサ ２２ レジスタ ２３ プログラムカウンタ ２４ スタックポインタ ２５ ステータスレジスタ ６ バス ７ 制御端子 ８ 停止手段 ９ 接続手段 １０ テスト用端子 １１１ 基準値レジスタ １１２ 比較値レジスタ １１３ コンパレータ １１４ 出力端子
Claims (4)
- 【請求項１】 マイクロコンピュータのマイクロプロセ
ッサに設けられた各種のレジスタにアクセスしてマイク
ロプロセッサの動作を解析し、解析結果に基づいて前記
マイクロコンピュータの開発を行うマイクロコンピュー
タの開発支援システムにおいて、 解析動作のトリガをかけるトリガ信号が入力される制御
端子と、 この制御端子からトリガ信号が入力されたときに、マイ
クロプロセッサの動作を停止させる停止手段と、 制御端子にトリガ信号が入力されたときに、解析のため
に必要なレジスタをシリアルにチェイニングする接続手
段と、 この接続手段によりシリアルにチェイニングされたレジ
スタに接続されるテスト用端子と、 シリアルにチェイニングされたレジスタに組み込まれて
いて、基準値がセットされる基準値レジスタと、 マイクロプロセッサが接続されたバスに接続されてい
て、このバスを介してマイクロプロセッサ内の動作状態
に応じた値がセットされる比較値レジスタと、 前記基準値レジスタと比較値レジスタにセットされた値
を比較し比較結果が一致したときにトリガ信号を前記制
御端子に返すコンパレータと、が前記マイクロコンピュ
ータに内蔵されていることを特徴とするマイクロコンピ
ュータの開発支援システム。 - 【請求項２】 前記コンパレータの基準値は、特定の命
令のアドレスよりも１つ前のアドレスの値になってい
て、前記特定の命令が実行される直前にコンパレータが
トリガ信号を発することを特徴とする請求項１記載のシ
ステム。 - 【請求項３】 マイクロコンピュータのマイクロプロセ
ッサに設けられた各種のレジスタにアクセスしてマイク
ロプロセッサの動作を解析し、解析結果に基づいて前記
マイクロコンピュータの開発を行うマイクロコンピュー
タの開発支援システムにおいて、 解析のために必要なレジスタのそれぞれについて設けら
れた裏レジスタと、 解析動作のトリガをかけるトリガ信号が入力される制御
端子と、 この制御端子からトリガ信号が入ったときに解析のため
に必要なレジスタにセットされているデータを一斉に裏
レジスタに保持する保持手段と、 裏レジスタにデータが保持されたときに、マイクロプロ
セッサの動作を継続したままで裏レジスタをシリアルに
チェイニングする裏レジスタ接続手段と、 この裏レジスタ接続手段によりシリアルにチェイニング
されたレジスタに接続される裏レジスタ用入出力端子
と、 シリアルにチェイニングされたレジスタに組み込まれて
いて、基準値がセットされる基準値レジスタと、 マイクロプロセッサが接続されたバスに接続されてい
て、このバスを介してマイクロプロセッサ内の動作状態
に応じた値がセットされる比較値レジスタと、 前記基準値レジスタと比較値レジスタにセットされた値
を比較し比較結果が一致したときにトリガ信号を前記制
御端子に返すコンパレータと、が前記マイクロコンピュ
ータに内蔵されていることを特徴とするマイクロコンピ
ュータの開発支援システム。 - 【請求項４】 前記裏レジスタにデータを一斉に保持す
る指令は外部信号によって与えることを特徴とする請求
項３記載のシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021307A JPH0836505A (ja) | 1993-02-09 | 1993-02-09 | マイクロコンピュータの開発支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021307A JPH0836505A (ja) | 1993-02-09 | 1993-02-09 | マイクロコンピュータの開発支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836505A true JPH0836505A (ja) | 1996-02-06 |
Family
ID=12051498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021307A Pending JPH0836505A (ja) | 1993-02-09 | 1993-02-09 | マイクロコンピュータの開発支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836505A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206970A (en) * | 1981-06-15 | 1982-12-18 | Fujitsu Ltd | Clock stopping system using conditional comparison |
| JPH02300825A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | スキャン制御方式 |
| JPH039438A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | 診断用回路 |
-
1993
- 1993-02-09 JP JP5021307A patent/JPH0836505A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206970A (en) * | 1981-06-15 | 1982-12-18 | Fujitsu Ltd | Clock stopping system using conditional comparison |
| JPH02300825A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | スキャン制御方式 |
| JPH039438A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | 診断用回路 |
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