JPH0837449A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH0837449A JPH0837449A JP6171487A JP17148794A JPH0837449A JP H0837449 A JPH0837449 A JP H0837449A JP 6171487 A JP6171487 A JP 6171487A JP 17148794 A JP17148794 A JP 17148794A JP H0837449 A JPH0837449 A JP H0837449A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- level
- node
- feedback loop
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】メタステーブル状態を回避するための自己調整
機能を有するラッチ回路を提供する。 【構成】従来の一般的なラッチ回路で回路変更なく、フ
ィードバックループインバータ４を構成するＰｃｈトラ
ンジスタ，Ｎｃｈトランジスタ能力比を不均等にするこ
とで、トランスファゲート１がＯＮからＯＦＦ、トラン
スファゲート２がＯＦＦからＯＮになる瞬間に非同期デ
ータが変化した場合でも、ノード１１が中間電位となる
ことはないので、ラッチ回路自身でメタステーブル状態
を回避し、メタステーブル状態による誤動作を防止する
ことができる。
機能を有するラッチ回路を提供する。 【構成】従来の一般的なラッチ回路で回路変更なく、フ
ィードバックループインバータ４を構成するＰｃｈトラ
ンジスタ，Ｎｃｈトランジスタ能力比を不均等にするこ
とで、トランスファゲート１がＯＮからＯＦＦ、トラン
スファゲート２がＯＦＦからＯＮになる瞬間に非同期デ
ータが変化した場合でも、ノード１１が中間電位となる
ことはないので、ラッチ回路自身でメタステーブル状態
を回避し、メタステーブル状態による誤動作を防止する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、メタステーブル状態に
よる誤動作を防止するラッチ回路に関するものである。
よる誤動作を防止するラッチ回路に関するものである。
【０００２】
【従来の技術】図１は一般的なラッチ回路を示したもの
であり、１、２はトランスファゲート、３はインバー
タ、４はフィードバックループインバータ、５は出力用
インバータであり、インバータ３、出力用インバータ５
は第１のトランスファゲート１からの出力経路に直列に
接続され、フィードバックループインバータ４は、イン
バータ３と出力用インバータ５との接続点であるノード
１２から第２のトランスファゲート２を通して第１のト
ランスファゲート１とインバータ３との接続点であるノ
ード１１にいたるフィードバック経路に接続されてい
る。なお、インバータの駆動能力はインバータ３＞フィ
ードバックループインバータ４とする。
であり、１、２はトランスファゲート、３はインバー
タ、４はフィードバックループインバータ、５は出力用
インバータであり、インバータ３、出力用インバータ５
は第１のトランスファゲート１からの出力経路に直列に
接続され、フィードバックループインバータ４は、イン
バータ３と出力用インバータ５との接続点であるノード
１２から第２のトランスファゲート２を通して第１のト
ランスファゲート１とインバータ３との接続点であるノ
ード１１にいたるフィードバック経路に接続されてい
る。なお、インバータの駆動能力はインバータ３＞フィ
ードバックループインバータ４とする。
【０００３】上記のような従来の回路では、インバータ
３、フィードバックループインバータ４、出力用インバ
ータ５のそれぞれのＰｃｈトランジスタ，Ｎｃｈトラン
ジスタ能力比は同一比率で構成されている場合が多い。
３、フィードバックループインバータ４、出力用インバ
ータ５のそれぞれのＰｃｈトランジスタ，Ｎｃｈトラン
ジスタ能力比は同一比率で構成されている場合が多い。
【０００４】次に動作について説明する。図１で非同期
データが入力端子ＩＮに入力され、クロックＣＬＫに”
Ｈ”レベルが印加されることにより、トランスファゲー
ト１がＯＮになり、データが通過しノード１１に到達す
る。その後インバータ３を経てノード１２のレベルも確
定する。そしてこのデータは、インバータ３およびフィ
ードバックループインバータ４により記憶される。この
ときトランスファゲート２はＯＦＦである。
データが入力端子ＩＮに入力され、クロックＣＬＫに”
Ｈ”レベルが印加されることにより、トランスファゲー
ト１がＯＮになり、データが通過しノード１１に到達す
る。その後インバータ３を経てノード１２のレベルも確
定する。そしてこのデータは、インバータ３およびフィ
ードバックループインバータ４により記憶される。この
ときトランスファゲート２はＯＦＦである。
【０００５】
【発明が解決しようとする課題】ここでクロックＣＬＫ
が”Ｈ”レベルから”Ｌ”レベルに変化し、トランスフ
ァゲート１がＯＮからＯＦＦ、トランスファゲート２が
ＯＦＦからＯＮになる瞬間に非同期データが変化した場
合、ノード１１が中間電位となりインバータ３を経てノ
ード１２が一定期間電位不定状態（メタステーブル状
態）となり、誤動作を起こす可能性がある。また電源投
入時などで、非同期データ入力が不定の場合にも同様の
メタステーブル状態が発生し、誤動作を起こす可能性が
ある。
が”Ｈ”レベルから”Ｌ”レベルに変化し、トランスフ
ァゲート１がＯＮからＯＦＦ、トランスファゲート２が
ＯＦＦからＯＮになる瞬間に非同期データが変化した場
合、ノード１１が中間電位となりインバータ３を経てノ
ード１２が一定期間電位不定状態（メタステーブル状
態）となり、誤動作を起こす可能性がある。また電源投
入時などで、非同期データ入力が不定の場合にも同様の
メタステーブル状態が発生し、誤動作を起こす可能性が
ある。
【０００６】本発明は上記問題を解決するたもので、新
たなハードウェアの付加なくラッチ回路自身でメタステ
ーブル状態を防止し、誤動作を発生させることのないラ
ッチ回路を提供することを目的とする。
たなハードウェアの付加なくラッチ回路自身でメタステ
ーブル状態を防止し、誤動作を発生させることのないラ
ッチ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明のラッチ回路は、図１の回路で、フィードバッ
クループインバータ４のＰｃｈトランジスタ，Ｎｃｈト
ランジスタ能力比を、インバータ３，５のＰｃｈトラン
ジスタ，Ｎｃｈトランジスタ能力比から大きく外して設
定したものである。
に本発明のラッチ回路は、図１の回路で、フィードバッ
クループインバータ４のＰｃｈトランジスタ，Ｎｃｈト
ランジスタ能力比を、インバータ３，５のＰｃｈトラン
ジスタ，Ｎｃｈトランジスタ能力比から大きく外して設
定したものである。
【０００８】
【作用】上記構成により、ラッチ回路自身でメタステー
ブル状態を回避し、出力端子のレベルを確定させ誤動作
を防止する。
ブル状態を回避し、出力端子のレベルを確定させ誤動作
を防止する。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例のラッチ回
路を示す回路図であり、インバータ性能以外は一般的な
ラッチ回路と同じである。図１において、インバータ
３、出力用インバータ５はそのＰｃｈトランジスタ，Ｎ
ｃｈトランジスタ能力比を同一比率で構成し、フィード
バックループインバータ４は、スイッチングレベルがＨ
レベルに近い中間レベルＭH となるようにトランジスタ
能力比をＰｃｈトランジスタ＞Ｎｃｈトランジスタに設
定したもの、もしくはスイッチングレベルがＬレベルに
近い中間レベルＭL となるようにＰｃｈトランジスタ＜
Ｎｃｈトランジスタに設定したもので構成したものであ
る。
しながら説明する。図１は本発明の一実施例のラッチ回
路を示す回路図であり、インバータ性能以外は一般的な
ラッチ回路と同じである。図１において、インバータ
３、出力用インバータ５はそのＰｃｈトランジスタ，Ｎ
ｃｈトランジスタ能力比を同一比率で構成し、フィード
バックループインバータ４は、スイッチングレベルがＨ
レベルに近い中間レベルＭH となるようにトランジスタ
能力比をＰｃｈトランジスタ＞Ｎｃｈトランジスタに設
定したもの、もしくはスイッチングレベルがＬレベルに
近い中間レベルＭL となるようにＰｃｈトランジスタ＜
Ｎｃｈトランジスタに設定したもので構成したものであ
る。
【００１０】インバータ３および出力用インバータ５の
入出力波形を図２（ａ）、フィードバックループインバ
ータ４の入出力波形を図２（ｂ），（ｃ）に示す。な
お、インバータの駆動能力はインバータ３＞フィードバ
ックループインバータ４とする。
入出力波形を図２（ａ）、フィードバックループインバ
ータ４の入出力波形を図２（ｂ），（ｃ）に示す。な
お、インバータの駆動能力はインバータ３＞フィードバ
ックループインバータ４とする。
【００１１】次に動作について説明する。図１で非同期
データが入力端子ＩＮに入力され、クロックＣＬＫに”
Ｈ”が印加されることにより、トランスファゲート１が
ＯＮになり、データが通過する。そしてこのデータは、
インバータ３およびフィードバックループインバータ４
により記憶される。このときトランスファゲート２はＯ
ＦＦである。
データが入力端子ＩＮに入力され、クロックＣＬＫに”
Ｈ”が印加されることにより、トランスファゲート１が
ＯＮになり、データが通過する。そしてこのデータは、
インバータ３およびフィードバックループインバータ４
により記憶される。このときトランスファゲート２はＯ
ＦＦである。
【００１２】ここでクロックＣＬＫが”Ｈ”レベルか
ら”Ｌ”レベルに変化し、トランスファゲート１がＯＮ
からＯＦＦ、トランスファゲート２がＯＦＦからＯＮに
なる瞬間に非同期データが変化した場合、ノード１１が
中間電位となりインバータ３を経てノード１２がメタス
テーブル状態となり、誤動作を起こす可能性がある。
ら”Ｌ”レベルに変化し、トランスファゲート１がＯＮ
からＯＦＦ、トランスファゲート２がＯＦＦからＯＮに
なる瞬間に非同期データが変化した場合、ノード１１が
中間電位となりインバータ３を経てノード１２がメタス
テーブル状態となり、誤動作を起こす可能性がある。
【００１３】しかし、本実施例の回路でフィードバック
ループインバータ４の入出力波形は図２（ｂ）もしくは
（ｃ）の特性を得るので、フィードバックループインバ
ータ４の出力は、ＭH 以上もしくはＭL 以下のレベルを
出力する。したがって、ノード１１のメタステーブル状
態は回避され、インバータ３を通過することにより、ノ
ード１２の電位は”Ｈ”レベルまたは”Ｌ”レベルに確
定される。
ループインバータ４の入出力波形は図２（ｂ）もしくは
（ｃ）の特性を得るので、フィードバックループインバ
ータ４の出力は、ＭH 以上もしくはＭL 以下のレベルを
出力する。したがって、ノード１１のメタステーブル状
態は回避され、インバータ３を通過することにより、ノ
ード１２の電位は”Ｈ”レベルまたは”Ｌ”レベルに確
定される。
【００１４】これにより出力端子ＯＵＴのレベルは確定
したものが出力され、誤動作を防止できる。また電源投
入時などで非同期データ入力が不定の場合にも同様に、
フィードバックループインバータ４が働きメタステーブ
ル状態を回避し、出力端子ＯＵＴのレベルを確定させ誤
動作を防止することができる。
したものが出力され、誤動作を防止できる。また電源投
入時などで非同期データ入力が不定の場合にも同様に、
フィードバックループインバータ４が働きメタステーブ
ル状態を回避し、出力端子ＯＵＴのレベルを確定させ誤
動作を防止することができる。
【００１５】
【発明の効果】以上のように、本発明によれば、ラッチ
回路内部にメタステーブル回避機能を容易に付加するこ
とができ、メタステーブル状態による誤動作を防止する
効果が得られる。
回路内部にメタステーブル回避機能を容易に付加するこ
とができ、メタステーブル状態による誤動作を防止する
効果が得られる。
【図１】本発明の一実施例において使用されるラッチ回
路の一例を示す回路図
路の一例を示す回路図
【図２】本発明の一実施例のラッチ回路における各イン
バータの入出力波形を示す特性図
バータの入出力波形を示す特性図
１、２ トランスファゲート ３ インバータ ４ フィードバックループインバータ ５ 出力用インバータ １１、１２ ラッチ回路内部ノード
Claims (1)
- 【請求項１】 データ出力経路のインバータと比較し
て、Ｐｃｈトランジスタ，Ｎｃｈトランジスタ能力比を
変えたフィードバックループインバータを有することを
特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6171487A JPH0837449A (ja) | 1994-07-25 | 1994-07-25 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6171487A JPH0837449A (ja) | 1994-07-25 | 1994-07-25 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837449A true JPH0837449A (ja) | 1996-02-06 |
Family
ID=15924015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6171487A Pending JPH0837449A (ja) | 1994-07-25 | 1994-07-25 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041760A (ja) * | 2004-07-23 | 2006-02-09 | Japan Science & Technology Agency | 光信号ラッチ回路及び光信号ラッチアレイ |
-
1994
- 1994-07-25 JP JP6171487A patent/JPH0837449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041760A (ja) * | 2004-07-23 | 2006-02-09 | Japan Science & Technology Agency | 光信号ラッチ回路及び光信号ラッチアレイ |
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